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计算机安全保密第五讲对称密钥硬件设计 唐明 武汉大学计算机学院 本次课的内容 4.1 FPGA设计流程介绍 4.2 AES算法硬件设计 4.3 3DES的FPGA设计 AES算法-框图 AES 加密流程 Byte Substitution 提高速度的方法 Pipelining Look Up Table Increase the Frequency of CLK 第一种方法 pipelining The Results of Pipelining Chip1:Xilinx Vertex2 XC2V3000-6bg728 FPGA-encryption decryption Chip2:Xilinx Vertex2 XC2V1000-6bg575 FPGA -buffer (1M+22) clock period -1M*128-bits 第二种方法 Look Up Table 实现原理 SubByte + ShiftRow + MixColumn 各部分运算参数固定 使用资源 LUT-logic component (CLB) BRAM - RAM/ROM component（建议使用） 第三种方法 Increase CLK Frequency 时钟频率=33MHz PCI Interface Work stable 系统框图 总结 AES 算法的基本运算部件. FPGA 设计时提高速度的方法. 硬件系统结构. 下一步：FPGA 具体设计. 总体设计2-接口设计 芯片选择-注意的问题 成本 设计周期 设计资源的分布和特点 仿真工具-testbench 仿真工具-ModelSim 总结 FPGA 设计流程 了解设计流程中各环节 作业：特征多项式为 的线性反馈移位寄存器设计 本人完成的3DES简介 使用VHDL编写 用状态机控制 三级流水线 平均每16周期处理一次加/解密，在频率为60MHZ的情况下，速度可达到240Mbps 3DES的FPGA设计 DES的算法结构 DES的算法大家都很熟悉了，在这和大家再一起复习一下 DES的流程图如下： DES作为一种分组密码，它采用了对合运算，加密和解密都可以用统一算法实现，这可以使工作量减半，对于资源较少的FPGA芯片很有意义；同时，DES每轮运算都不复杂，只是一些替换和异或运算，只用一个时钟周期就可以完成，这些非常有利于硬件实现。 DES设计 DES的特点很易于硬件实现，特别是轮加密，可以很容易用流水线实现。 DES的16级流水线设计如下： 流水线可以使处理速度加倍，但是它也对硬件资源要求加倍，如上图流水线，寄存器和轮运算资源是单级流水的16倍。 单流水线设计 如果硬件资源很少，那么可以使用单级流水线的形式，循环做16轮完成加解密操作，如下图所示： 单级流水线所需要硬件单元很少，虽然速度不是很高，但是对于特定应用还是有应用价值的（比如一些资源珍贵，数据吞吐率不是很大的应用）。 有限状态机（FSM） 在单级流水线设计中，还面临着这样的问题，就是系统如何知道当前处理的是哪一轮的运算。 解决的方法可以使用计数器，当开始接收数据时将计数器清零，然后每一周期加一，直到计数器值为16，输出处理结果，再将计数器清零，开始新一次加/解密操作。 但是，用计数器的话也有缺点，首先它很不直观；其次它的设计也很烦琐，数据处理和状态处理放在一起，因此控制复杂，容易出错。 而使用有限状态机，则可以很好的解决这些问题。它很直观，非常便于理解；它可以将数据和状态分开处理，这样设计思路很清晰，非常易于实现。 3DES设计 3DES结构 3DES结构图如下： 设计思路 在进行设计时既要考虑速度，也要考虑成本（芯片资源等）。若要速度尽可能的快，可以使用加大流水级数，3DES可以实现多达48级流水，但是消耗资源过大；若是只做单级流水，则处理速度过慢（一次加/解密要48周期）。综合各方面考虑，本次设计了3级流水形式，每个DES作为一级流水。 同时，由于每个DES有16轮运算，因此有16个状态，再加上其他状态（取密钥等），状态很多，可以用FSM去进行控制。 3DES设计流图 上图中，有限状态机FSM负责所有状态转换，GetKey负责保存密钥，而DES1，DES2，DES3则根据状态控制处理进程。 本设计中共设计了20个状态，其状态转换图如下： 3DE