12电信本EDA技术C卷试标准答案及评分标准..docVIP

一、填空题（15分，每空1分） 1、 8 2、 ieee.std_logic_1164 3、 ieee ,work, std 4、 := 5、 if,case,wait( loop) 6、 并行 7、 进程（process）,敏感信号 8、 无关 9、 实体，结构体（构造体） 二、选择题（共15分，每空1分） 1~5 A D B B C 6~10 D D B C D 11~15 A B A A B 三、上机编程题（共70分） 统一标准：程序功能错误，不完整，编译不通过程序分值全扣，如时序仿真错误，或者无仿真文件，则分值全扣 1、设计4位的数据选择器mux.(15分) 评分标准：程序10分，仿真结果5分。如仿真结果不正确，程序不正确，则整道题不得分；如仿真结果不正确或没有仿真结果，但程序正确，编译正确，程序单独给10分。 参考程序 library ieee; use ieee.std_logic_1164.all; entity dataselect is port(a,b,c,d:in std_logic; sel:in std_logic_vector(1 downto 0); x:out std_logic); end dataselect; architecture bhv of dataselect is begin with sel select x=a when 00, b when 01, c when 10, d when 11, null when others; end bhv; 仿真结果： 2、设计一个24进制的计数器，其中clk为时钟输入信号，rst为异步复位信号（高电平有效），，counter为输出信号。(15分) 评分标准：程序10分，仿真结果5分。如仿真结果不正确，程序不正确，则整道题不得分；如仿真结果不正确或没有仿真结果，但程序正确，编译正确，程序单独给10分。 参考程序 library ieee; use ieee.std_logic_1164.all; entity counter24 is port(clk,rst:in std_logic; counter:out integer range 0 to 24); end counter24; architecture bhv of counter24 is begin process(clk,rst) variable temp:integer range 0 to 24; begin if rst=1 then temp:=0; elsif clkevent and clk=1 then temp:=temp+1; if temp=24 then temp:=0; end if; end if; counter=temp; end process; end bhv; 仿真图： 3、编写5位的移位寄存器，实现数据的串入-串出，器件封装图如下图所示。（20分） 评分标准：程序12分，仿真8分。 评分细则：移位寄存器设计成了6位，位数不对，且编译和仿真为6位，则程序扣2分，仿真扣2分 参考程序： library ieee; use ieee.std_logic_1164.all; entity ljy is generic(n:integer:=4); port(din,clk,rst:in std_logic; dout:out std_logic); end ljy; architecture bhv of ljy is signal a:std_logic_vector(n-1 downto 0); begin process(clk) begin if(rst=1)then a=(others=0); elsif(clkevent and clk=1) then a=dina(aleft downto 1); end if; end process; dout=a(0); end bhv; 4、设计序列检测器。要求当检测器连续收到一组4位串行码（0110）后，输出为1，否则输出为0。序列检测器的I/O口定义为：DIN是串行输入端，DOUT是输出端。（20分） 评分标准：程序12分，仿真结果8分 评分细则：程序编译通过，程序功能不完整无时钟，扣2分 时序仿真通过，仿真结果不完整，扣2分 参考程序： library ieee; use ieee.std_logi