[第3章FPGA结构与配置.pptVIP

(2) 逻辑阵列LAB(Logic Array Block) 图3-38 FLEX10K LAB的结构图 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. (3) 快速通道(FastTrack) 3.4.2 FLEX10K系列器件 FastTrack遍布于整个FLEX10K器件，是一系列水平和垂直走向的连续式布线通道。 FastTrack连接是由遍布整个器件的“行互连”和“列互线”组成的。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. (4) I/O单元与专用输入端口 图3-39 IO单元结构图 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. (5) 嵌入式阵列块EAB(Embedded Array Block) 3.4.2 FLEX10K系列器件 图3-40 用EAB构成不同结构的RAM和ROM 输出时钟 D RAM/ROM 256x8 512x4 1024x2 2048x1 D D D 写脉冲电路 输出宽度8,4,2,1 数据宽度8,4,2,1 地址宽度 8,9,10,11 写使能 输入时钟 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3.5.1 内部逻辑测试 3.5 FPGA/CPLD测试技术 3.5.2 JTAG边界扫描测试 图3-41 边界扫描电路结构 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3.5.2 JTAG边界扫描测试 表3-1 边界扫描IO引脚功能 引 脚 描 述 功 能 TDI 测试数据输入 (Test Data Input) 测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。 TDO 测试数据输出 (Test Data Output) 测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。 TMS 测试模式选择 (Test Mode Select) 控制信号输入引脚，负责TAP控制器的转换。TMS必须在TCK的上升沿到来之前稳定。 TCK 测试时钟输入 (Test Clock Input) 时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。 TRST 测试复位输入 (Test Reset Input) 低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3.5.2 JTAG边界扫描测试 JTAG BST需要下列寄存器： 指令寄存器 旁路寄存器 边界扫描寄存器 用来决定是否进行测试或访问数据寄存器操作 这个1bit寄存器用来提供TDI和TDO的最小串行通道 由器件引脚上的所有边界扫描单元构成 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3.5.2 JTAG边界扫描测试 图3-42 边界扫描数据移位方式 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 3.5.2 JTA