latch_up分析..doc

闩锁效应（latch up） 闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了. 为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。 第一部分 latch up的原理 我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）, 下面我分别解释。我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）   理解了npn，那么pnp就好办，如图2。 图2清楚的表示了latch up的回路。左边是npn，右边是pnp 图3是电路示意图。 大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。 那么电流怎么走呢？ 比如在P＋加5V--电洞被从P＋推到N well--越过n well再到p sub--这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。这样就形成回路，而且会循环下去，gate基本上就成了摆设，完全控制不了电子或电洞的走向，所以CMOS就失效了。 图4是一个公式，我也不知道是什么意思，反正2个β变小，latch up就不容易发生。  图5是首位发现latch up的达人做出的解释：latch up是由于field inversion（反转电场），值得记住，但我不懂。 第二部分 如何解决latch up？ 大家只要记住一句话，电子和电洞，都是单纯的家伙，哪里容易去，他们就去哪里，就像他们本来想去看朋友，走到半路看到一个美女在对他们打招呼，于是就很自然的跑到美女那边去了，不去本来该去的地方。 所以，下面所有的解决方法，要么是阻止电子或电洞去看美女，或者找个更漂亮的美女吸引他们过去。 解决方法目前为止，我总结出7个，如下： 加大N＋，P＋距离，这是最容易想到的办法，虽然前面有美女，但是太远，所以还是不去了。电子或电洞也是这样。 但是，这样的，必然会导致芯片的集成度下降，所以这是很傻的办法，没人用。 加深isolation.就是在NMOS和PMOS之间加隔离，比如STI(0.25um以下)和Field OX(0.35um以上)。但是，隔离深度总是有限的，电子或电洞总有办法绕过去。 SOI。Silicon on Insulator,在Si的表面加一层SiO2，使well或者N+无法直接与P-sub连接，这样电子或电洞就到不了下面。 Retrograded well，倒阱，用高能离子注入将杂质打入阱底部，这种阱不像常规的阱表面浓度最高，阱底部浓度最低，而是正相反，所以叫做倒阱。 这个概念极为重要！下面的浓度很大，那么电子或电洞到了基极以后，高浓深井可以有效的增加复合，就不想到集极去了，降低bipolar的放大系数，使没有backbias偏置的晶体管免于latch-up。 EPI wafer。这也是一个重要的概念，在heavy doped substrate上面，加上一层轻微掺杂的EPI layer，这就是EPI wafer (即外延片，晶圆是wafer，在wafer基础上做EPI工艺出来的wafer就是EPI wafer)。当这层EPI layer够薄的时候，pnp的载流子就不想去npn了，而是跑到更舒服的heavy doped substrate，因为heavy doped底材的浓度比P－sub的掺杂浓度高多了。如图6很明显，EPI layer越薄越好，如图7，3um的EPI layer，trigger current（引发latch up的电流)最大,最不容易发生latch up但是不能太薄，不然底材的离子就扩散到EPI la