(精)第三章 组合逻辑电路——最新.ppt

第4章 组合逻辑电路 概述 组合逻辑电路方框图 4.1．组合逻辑电路的分析方法 二、举例 画逻辑电路图 例5： 交通信号灯的正常工作状态与故障状态如图， 试设计报警电路 §5．数据选择器 二.集成八选一数据选择器（74x151） 74LS151选择器逻辑图 5.功能扩展 2)通道数扩展 2）用2 n选一数据选择器实现变量数为n+1的组合逻辑函数 §3．编码器 4/2线编码器的逻辑图 集成8/3线优先编码器CD4532 2、功能表 §4．译码器 2. 2/4线译码器 用与非门组成的3/8线译码器逻辑图 3） 二进制译码器作数据分配器 三、七段显示译码器（代码转换器） 3.重点 :LED数码管 4. 集成七段译码器(7448) §6．数值比较器 三.集成四位数值比较器74HC85 §7．算术运算电路 2. 全加器 3) 逻辑图 三、减法运算电路 §8．组合逻辑电路中的竞争与冒险 1. 示意图 四位比较器：A3 A2 A1 A0， B3 B2B1 B0 IAB IAB IA=B FAB FAB FA=B 四位 比较器 A3 A2 B2 A0 B3 B0 A1 B1 来自低位的比较结果 单个芯片应用时，必须001 表4.4.15 4位数值比较器 74?85的功能表 工作原理: 1)从最高位开始比较，若最高位不同，则最高位的比较结果就是最终结果； 2)最高位相同则比较次高位，逐级进行比较； 3)若全部相同，则最终结果由低位输入比较信号决定。 2. 功能表 高四位不相等时，比较结果由高四位定。 高四位全相等时，比较结果由低四位定。 3、74HC85的位数扩展 低四位和高四位分别接两片比较器的输入端； 低四位的比较结果接高四位的IAB、 IAB 、 IA=B 总的比较结果为高四位比较器的输出。 串联扩展法： 结构简单,但速度较慢 16位比较需4个比较器的延迟时间 图4.4.28 串联方式扩展数值比较器的位数 两个4位数值比较器74HC85构成8位数值比较器 每四位一组，并行（同时）比较高位低位， 每组的比较结果再经一个四位比较器比较，得出结果。 速度快，结构复杂（多用一片）。 16位比较需2个比较器的延迟时间 并联扩展法： 用数值比较器74HC85构成16位数值比较器 IAB IAB IA=B FAB FAB B0 B1 A1 B3 A0 A3 B2 A2 0 0 1 B0 A0 IAB IAB IA=B FAB FAB B0 B1 A1 B3 A0 A3 B2 A2 0 0 1 IAB IAB IA=B FAB FAB B0 B1 A1 B3 A0 A3 B2 A2 0 0 1 IAB IAB IA=B FAB FAB B0 B1 A1 B3 A0 A3 B2 A2 0 0 1 IAB IAB IA=B FAB FAB B0 B1 A1 B3 A0 A3 B2 A2 0 0 1 B15 A15 B12 A12 B8 A8 B4 A4 FA=B 图4.4.29 C3 C2 C1 C0 C4 B11 A11 B7 A7 B3 A3 ~ ~ ~ ~ 1.半加器 →不考虑来自低位的进位信号,进行两个一位二进制数 相加,给出和数和进位数的电路 二进制加法法则： 0+0=0；0+1=1；1+0=1；1+1=0产生进位 1) 真值表 0 1 1 0 1 0 1 1 0 1 0 1 0 0 0 0 C S B A 3) 逻辑图 A B =1 S C CO C S A B ? 4) 符号 一.半加器和全加器 2) 逻辑式 对两个一位二进制数Ai、Bi和来自低位的进位信号Ci-1相加， 给出和数Si和进位数Ci的逻辑电路。 1) 真值表 2) 求逻辑式 Ai 0 1 BiCi-1 01 00 11 10 0 1 0 1 0 1 0 1 Si Ai 0 1 BiCi-1 01 00 11 10 0 0 1 1 1 0 1 0 Ci 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Ci Si Ci-1 Bi Ai C S A B ? Ai Bi C S A B ? Ci-1 ?1 Ci-1 Ci Si Ai Bi ? CI CO 如何用半加器和适当的门电路实现？ Si Ci 3) 逻辑符号 （1）并行相加、串行进位加法器 二、多位加法器（加法器的位数扩展） 特点：结构简单，运算速度较慢 因为进位信号逐级传递， 高位运算需低位运算结束给出进位信号后才能进行。 因此运算速度慢。 C1 C2 S2 A2 B2 ? CI CO C-1 C0 S0 A0 B0 ? CI CO S1