射频电路设计DDS..doc

0.2Hz-300MHz时钟发生器设计 岳增祥：201122070441朱典全：201121070442况逸群：201121070507肖新川：201121250109吴龙辉：201121070421 设计要求 频率分辨率：0.1Hz 频率范围：0.2Hz—300MHz 输出电平：CMOS和ECL电平 设计方案 在本设计中，我们选用STM32F103VCT 6作为主控芯片来控制DDS的步进频率和其他外设；AD9912作为DDS芯片，以此产生300MHz高精度方波信号； 由于DDS芯片的比较器输出方波信号为HSTL信号，为了兼容COMS和ECL电平输出，使用了MAX系列电平转换芯片来进行电平转换，以实现COMS和ECL电平的输出；为了保证电源的可靠性，采用了LM7805来提供5V电源，采用TI公司的高精度、低压差的线型稳压电源TPS78233和TPS78218来产生器件所需的3.3V和1.8V的电压；为了方便调试和增加实用性，我们采用键盘和LCD来进行频率输入和显示。 根据要求，我们设计了系统原理图，如图1所示。 图1 系统原理图 工作原理 1、频率源DDS 直接数字式频率合成器DDS（Direct Digital Synthesizer），实际上是一种分频器：通过编程频率控制字来分频系统时钟（SYSTEM CLOCK）以产生所需要的频率。DDS 有两个突出的特点，一方面，DDS工作在数字域，一旦更新频率控制字，输出的频率就相应改变，其跳频速率高；另一方面，由于频率控制字的宽度宽（48bit 或者更高），频率分辨率高。DDS 的内部结构如图2所示，它主要分成3 部分：相位累加器，相位幅度转换，数模转换器（DAC）。 图2 DDS内部结构图 ?DDS的基本原理是利用采样定理，通过查表法产生波形。DDS的结构有很多种，其基本的电路原理如图3所示。 图3 DDS基本电路原理图 ???? 相位累加器由N位加法器与N位累加寄存器级联构成。每来一个时钟脉冲fs，加法器将频率控制字k与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字k相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是DDS输出的信号频率。 用相位累加器输出的数据作为波形存储器（ROM）的相位取样地址，这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形存储器的输出送到D／A转换器，D／A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。DDS在相对带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。 本设计中，我们选择了集成有14位数模转化器的直接数字合成芯片AD9912作为信号产生芯片。AD9912为64引脚，集成有内部比较器，比较器输出HSTL电平；可以进行48位频率调谐字，其合成频率步进不大于4uHz，绝对频率精度可以通过调节数模转化器系统时钟来实现；也集成了一个系统时钟锁相环，其参考时钟频率可以低至25MHz;工作温度范围为-40°至+85°。 DDS产生正弦信号的基本过程为：通过SPI通信接口与DDS芯片AD9912进行通信，将控制字写入DDS，生成标准的正弦波，为了获得方波信号，我们需要将输出的正弦波送入比较器进行比较，具体电路原理图如图4和图5所示：由于DAC输出是电流输出，我们将输出接50 ohm的下拉电阻到地，经过巴伦电路的阻抗匹配送到低通滤波器滤除杂波，再次经过巴伦变换电路送入比较器的输入端。经比较器输出为HSTL电平的方波信号。防止信号干扰，在每个电源引脚处要加滤波去耦电容，如图6所示。 图4 DDS最小系统图 图5 DDS外围低通滤波电路图 图6 DDS外围电源去耦电路图 2、主控单元 为了方便添加外设和灵活控制，我们选取了100引脚的ARM芯片STM32F103VCT 6，它拥有256 Kbit FLASH，48 Kbit RAM，80个通用IO口，3个SPI接口，2个I2C接口，5个USART接口和1个USB接口，可以方便的进行外设的连接，以及满足不同外设的需求。本设计主要用来控制DDS产生特定频率的信号或扫频信号，接收外设键盘和LCD触摸屏给的数据，并将结果送至LCD进行回显