第一部分等精度测频原理-Read.doc

第1章 绪论 1.1 课题分析 随着微电子技术和计算机技术的迅速发展，以单片机作为核心的测量控制系统层出不穷。其中，数字频率计是为电子测试、资源勘探以及自动化控制等设备中不可缺少的重要模块。 对于以频率为参数的被测信号，通常多采用的是测频法或测周法。对于频率变化较小的被测信号, 采用测频或测周法的效果已经足够。但当被测信号频率变化范围较大,如100Hz～100kHz时，上述方法将很难满足在整个频率变化范围内所要求的测量精度。所以，如果要求有一种测量技术能对频率变化范围较大的信号的测量达到相当高的精度时, 就必须采用等精度频率测量技术。 本文采用复杂可编程逻辑器件CPLD和单片机AT89C51来设计等精度的频率计，实现等精度、精度高、宽频带的频率计的设计。其中，CPLD/FPGA模块具有定时精确及时和速度快的特点，同时，单片机AT89C51在数值的运算上非常简单方便。所以，两者相结合、取长补短，可以使设计达到最简化。这样就最大限度地缩短了开发的周期，精简了系统的体积，还保证了频率计的高精度和良好的可靠性,使本设计具备了开发周期短、结构简单、成本低廉等特点。 1.2 等精度频率计的背景 所谓频率，就是周期性信号在单位时间(1s)内变化的次数。若在一定时间间隔T内测得这个周期性信号的重复变化次数为N，则其频率可表示为。 在频率测量方面，被测信号中较多的是模拟和数字开关信号, 此外还经常遇到以频率为参数的测量信号, 例如流量、转速、晶体压力传感器以及经过参变量—频率转换后的信号等。频率测量的基本原理是累计每秒钟内信号脉冲的个数。总的来说,传统的测频方法主要可分为以下三种： 1、直接测频法（简称测频法）：直接测频法是通过测量标准闸门时间内待测信号的脉冲数而计算出待测信号频率的,由于闸门时间通常不是待测信号周期的整数倍,因此存在最大±1 的待测信号脉冲误差,一般只能在信号频率较高时采用； 2、间接测量法（简称测周法）：测周法是通过测量待测信号的周期并求其倒数而求得其频率的,在待测信号的一个周期内也存在最大±1的标准信号脉冲误差,一般在信号频率较低时采用。 3、组合法：由于在低频段直接测量周期的方法精度较高，故可将直接测频法与周期测频法相组合。即在高频段采用直接测频法，低频段采用周期测频法。但是这种测频方法人为的把频率分为两部分，过程也相当复杂，缺点也比较明显。 由此可见，以上三种频率测量方法都存在其各自的局限性,难以实现宽频带、高精度测量。目前发达国家在电子产品开发中EDA工具的利用率已达50％，而大部分的ASIC和CPLD已采用HDL (Hardware Description Language——硬件描述语言)设计。传统的频率计通过普通的硬件电路组合来实现，其开发过程、调试过程繁锁，并且由于其体积大以及电子器件之间的互相干扰，影响了频率计的精度，在实际应用中局限性很大，已不适应电子设计的发展要求。随着社会进步、科学技术的迅猛发展，对高精度、等精度频率测量方法的需要越来越迫切。 对频率测量的要求要达到高精度时,等精度频率测量技术就是一种很好的方法。其测频方法是:采用频率准确的高频信号作为标准频率信号,保证测量的闸门时间为被测信号的整数倍,并在闸门时间内同时对标准信号脉冲和被测信号脉冲进行计数,实现整个频率测量范围内的测量精度相等,当标准信号频率很高,闸门时间也足够长时,就可实现高精度的频率测量。简单来说，即为：测量一定闸门时间内标准信号与被测信号的脉冲个数，分别记为、，则被测信号频率为：。 本文设计的等精度频率计主要由两大部件组成：CPLD可编程逻辑器件和单片机AT89C51。CPLD与单片机在电子系统设计中有很强的互补性，单片机能实现灵活的逻辑控制功能，具有很强的数据处理能力，而CPLD 拥有高速度、高可靠性，两者相结合可以取长补短，使设计达到硬件的最简化和软件的最佳化。这种组合将在电子系统的设计中发挥出越来越明显的作用。 1.3 VHDL语言和Max+Plus II环境简介 硬件描述语言是EDA技术的重要组成部分，而VHDL是作为电子设计主流硬件的描述语言。VHDL的英文全名是VHSIC（Very-High-Speed Integrated Circuit） Hardware Description Language,于1983年由美国国防部（DOD）发起创建，由IEEE进一步发展确认为标准硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本。目前，VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。 VHDL主要用于描述设计复杂数