《4位全加器.docVIP

实验一 用原理图输入法设计4位全加器 一、实验目的 1）熟悉利用Quartus II 的原理图输入方法设计简单组合电路； 2）掌握层次化设计的方法； 3）并通过一个4位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 二、实验内容 1）完成半加器、全加器和4位全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。键1、键2、键3（PIO0/1/2）分别接ain、bin、cin；发光管D2、D1（PIO9/8）分别接sum和cout。 2）建立一个更高的层次的原理图设计，利用以上获得的1位全加器构成的4位全加器，并完成编译、综合、适配、仿真和硬件测试。建议选择电路模式1（附图F-2）：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout。 三、实验仪器 1）计算机及操作系统； 2）QuartusII软件； 3）编程电缆。 四、实验原理 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出 cout 与相邻的高位加法器的最低进位输入信号 cin 相接。 一个1位全加器可以参考教材介绍的方法来完成。1位全加器示意图如图1所示。其中，其中CI为输入进位位，CO为输出进位位，输入A和B分别为加数和被加数。S为输出和，其功能可用布尔代数式表示为： 图1 1位全加器 五、实验步骤 1、完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。键1、键2、键3（PIO0/1/2）分别接ain、bin、cin；发光管D2、D1（PIO9/8）分别接sum和cout。 2、建立一个更高层次的原理图设计，利用以上获得的1位全加器构成4位全加器，并完成编译、综合、适配、仿真、和硬件测试。建议选择电路模式1（附图F-2）：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout。 1、一位全加器设计输入 1） 2） 2、一位全加器元件的创建 1） 2） 3）采用菜单FILE\CREATE SYMBOL生成一位全加器元件。 3、4位全加器设计输入 1） 2） 3）级联。前级1位全加器CO与后级CI相连。 4、添加I/O 5、设计编译 6、器件选择及管脚分配 7、设计仿真 8、时序分析 9、编程下载 六、实验结果及分析 1、半加器原理图如图2所示： 图2 半加器原理图 半加器仿真波形图如下图3所示： 图3 半加器仿真波形图 2、一位全加器原理图如图4所示： 图4 全加器原理图 一位全加器仿真波形如图5所示： 图5 全加器仿真波形图 3、四位全加器原理图如图6所示： 图4 四位全加器原理图 四位全加器仿真波形图如图7所示。从波形可以得出，输入输出满足表达式S=A+B+CI，S15时进位位置‘1’，设计电路功能达到设计要求。 图7 四位全加器仿真波形图 四位全加器时序分析图如图8所示。由时间分析可以得到，输出信号存在4.5－7.5ns不等的时间延迟，它主要与器件速度、表达逻辑的合理性有关，选用速度更高器件、优化设计可以使该值降低。 图8 四位全加器时序分析图 结论：采用图形编程法实现了四位全加器的设计，并完成了电路的设计编译、综合、逻辑仿真、时间分析，结果表明采用Altera的CPLD器件设计的四位全加器，时间延迟为4.5－7.5ns。 七、思考题 1、简述Quartus的设计流程。 答：Quartus II 图形用户界面的基本设计流程如下： 1）使用New Project Wizard(File菜单)建立新工程，并指定目标器件或器件系列； 2）使用Text Editor 建立 Verilog、VHDL 或 AHDL(Altera) 设计，用Block Editor 建立原理图或示意图；示意图中可以包含代表其他设计文件的符号，还可以使用MegaWizard Plug – In Manager(Tools菜单)生成宏功能模块和IP功能模块。 3）（可选）使用Assignment Editor、Settings对话框（ Assignment 菜单）、Floorplan Editor、LogicLock功能 指定初始设计约束条件。 4)（可选）使用SOPC Builder 或 DSP Builder 建立系统级设计。 5）（可选）使用Software Builder 为 Excalibur 器件处理器或 Nios嵌入式处理器建立软件和编程文件。 6）使用 Analysis Synthesis 综合设计。 7)（可选）使用Si