《LPDDR2SDRAM电路板计指南1.docxVIP

第6章：LPDDR2 SDRAM电路板设计指南信号匹配6–7图6–5显示了使用具有校准的串行34 ohm OCT的ArriaV HSUL-12的400MHz地址图6–5.命令信号。地址命令信号也是双倍数据速率，所以运行在400 MHz上。400 MHz的地址命令仿真Vlage(V)Time (ps)Altera公司 2012年11月外部存储器接口手册卷 2：设计指南6–8第6章：LPDDR2 SDRAM电路板设计指南信号匹配图6–6.图6–6显示了使用具有校准的串行34 ohm OCT的Arria器时钟信号。400MHz的存储器时钟仿真V HSUL-12的400MHz存储Vlag()Time (ns)从LPDDR2 SDRAM器件到FPGA的输入LPDDR2 SDRAM器件驱动以下输入信号到FPGA中：■读数据(read data)■DQSLPDDR2 SDRAM具有高度灵活性，通过调整驱动强度来匹配存储器总线阻抗，从而不再需要匹配电压(VTT)和串行匹配电阻。可编程的驱动强度选项是34.3 ohms、40 ohms (默认)、48 ohms、60 ohms、80 ohms和120 ohms。您必须执行电路板仿真来决定电路板布局的最佳选项。1默认情况下，Altera LPDDR2 SDRAM UniPHY IP使用40 ohm驱动强度。眼图在FPGA晶片管脚上测试得到的，LPDDR2 SDRAM输出驱动器是具有40 ohms ZQ校准的HSUL-12。LPDDR2 SDRAM读数据是双倍数据速率。外部存储器接口手册卷2：设计指南W第6章：LPDDR2 SDRAM电路板设计指南信号匹配6–9图6–7显示了Arria V器件上采用40驱动强度的400 MHz读数据仿真。图6–7.Arria V器件上采用40驱动强度的400 MHz读数据仿真Vlage(V)Time (ps)表6–2.匹配方案表6–2列出了对主要LPDDR2 SDRAM存储器接口信号的推荐匹配方案，包括数据(DQ)、数据选通(DQS)，数据屏蔽(DM)、时钟(CK, and CK#)、命令地址(CA)和控制(CS#和CKE)。ArriaV和Cyclone V器件的匹配建议信号类型HSUL-12标准(1),(2)存储器终端匹配DQS/DQS#R34 CALZQ40Data (Write)R34 CAL–Data (Read)–ZQ40Data Mask (DM)R34 CAL–CK/CK# ClocksR34 CAL×1 = –(4)×2 = 200Differential(5)Command Address (CA),R34 CAL–Chip Select (CS#)R34 CAL–Clock Enable (CKE)(3)R34 CAL4.7 Kparallel to GND表6–2注释：(1)R是有效串行输出阻抗。(2)CAL是带校准的OCT。(3)如果您的设计满足LPDDR2 SDRAM组件的电源序列要求，Altera建议您使用一个接地的4.7 K并行电阻。关于更多信息，请参考LPDDR2 SDRAM数据表。(4)×1是单一器件加载。(5)×2是双器件加载。另一个选项是在走线分隔处使用一个100差分匹配电阻。Altera公司 2012年11月外部存储器接口手册卷 2：设计指南6–10第6章：LPDDR2 SDRAM电路板设计指南PCB布局指南1表6–2中推荐的匹配方案是基于对2.8 inch最大走线长度的分析。您可以通过添加外部匹配电阻或者调整驱动强度来改善较长走线的信号完整性。对外部匹配电阻的建议如下：■Class I匹配电阻(连接到存储器终端上VTT的50 ohms并行电阻)—单向信号(命令地址，控制和CK/CK#信号)■Class II匹配电阻(连接到两个终端上VTT的50 ohms并行电阻) —双向信号(DQ和DQS/DQS#信号)Altera建议对你的设计进行仿真以确保良好的信号完整性。PCB布局指南表6–3列出了LPDDR2 SDRAM通用布局布线指南。1下面的布局指南包括几个基于+/-长度的准则。如果您不能对PCB实现的实际延迟特性进行仿真，那么这些基于长度的指南适用于一阶时序近似值。它们不包括串扰的任何裕量。当对特定的实现进行仿真时，Altera建议您要取得精确的时基偏斜数量。表6–3.LPDD2布局指南(1/2)参数指南阻抗(Impedance)■所有的信号平面(signal plane)必须是50，单端，±10%。■所有的信号平面(signal plane)必须是100,差分，±10%。■移除所有未使用的过孔焊盘(via pad),因为它们会导致不需要的电容。去耦参数(DecouplingParameter)■在0402尺寸中使用0.1 F