学士学位论文—多功能数字钟电路设计.docVIP

电子技术课程设计报告 —— 多功能数字钟电路设计 目录 一、 任务及要求 - 1 - （一） 设计要求 - 1 - （二） 设计指标 - 1 - 二、 数字钟的构成 - 1 - 三、 单元电路的设计 - 2 - （一） 秒脉冲产生电路 - 2 - （二） 计数器电路 - 5 - （三） 译码显示电路 - 7 - （四） 校时、校分电路 - 10 - （五） 整点报时电路 - 11 - （六） 闹钟电路 - 11 - 四、 元器件清单 - 12 - 五、 总电路图 - 13 - 六、 电路仿真 - 14 - （一） 开始状态 - 14 - （二） 校时、校分功能 - 14 - （三） 满六十秒向分钟进位状态 - 15 - （四） 满六十分向小时进位 - 15 - 七、 个人小结 - 16 - 任务及要求 设计要求 利用中规模数字集成器件设计、实现所需电路。 在Multisim，Pspice或其它EDA软件上对功能电路进行仿真、调试和完善。 设计指标 时间以24小时为一个周期; 数值显示时、分、秒; 有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间; 具有整点报时功能,当时间到达整点前5秒进行蜂鸣报时; 具有闹钟功能，当时间到达预设的时间进行蜂鸣闹铃； 为了保证计时的稳定及准确须由石英晶体振荡器提供时间基准信号。 数字钟的构成 数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定，通常使用石英晶体振荡器电路构成数字钟。 数字式计时器应由秒发生装置、计秒，计分，计时部分、时间显示部分、时间校正和闹钟报时等几部分组成。所涉及的电子器件主要有振荡器、加法计数器、译码器、显示器、寄存器、比较器等。其中，振荡器组成标准秒信号发生器；由不同进制的计数器、译码器和显示器组成计时，显示系统；寄存器和比较器构成定点报时系统。其结构原理图如下： 图片 1数字钟基本原理框图 单元电路的设计 秒脉冲产生电路 秒脉冲产生电路的功能是产生标准秒脉冲信号，主要由振荡器和分频器组成。振荡器是计数器的核心，振荡器的稳定度和频率的精准度决定了计时器的准确度，本次设计采用石英晶体振荡电路。石英晶体振荡器具有频率准确、振荡稳定、温度系数小的特点。 秒脉冲产生电路在本次设计中的主要功能有2个：一是产生标准秒脉冲信号，二是可提供整点报时所需的频率信号。 设计方案：石英晶体振荡电路 脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的脉冲输出，电路图如下图所示。 图片 2石英晶体振荡而成的秒脉冲产生电路逻辑图 晶体振荡电路 电路通过CMOS非门构成的输出为方波的数字式晶体振荡电路，这个电路中，CMOS非门与晶体、电容和电阻构成晶体振荡器电路，实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻为非门提供偏置，使电路工作于放大区，即非门的功能近似于一个高增益的反相放大器。电容与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个180度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。 图片 3石英晶体振荡电路 晶体XTAL的频率选为32768Hz。该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。其中的值取5~20pF。作为校正电容可以对温度进行补偿，以提高频率准确度和稳定性。 由于CMOS电路的输入阻抗极高，因此反馈电阻可选为。本设计中取24。较高的反馈电阻有利于提高振荡频率的稳定性。 分频电路 通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。 通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32768Hz的振荡信号分频为1Hz的分频倍数为32768（），即实现该分频功能的计数器相当于15级2进制计数器。常用的2进制计数器有74HC74等。 本例中采用CD4060来构成分频电路。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包括振荡电路所需的非门，使用更为方便。 CD4060计数为14级2进制计数器，可以将32768Hz的信号分频为2Hz，其内部框图如下图所示，从图中可以看出，CD4060的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。 图片 4 CD4060内部框图 74HC74内含两个独立的D上升沿双D触发器，每个触发器有数据输入(D)、置位输入、复位输入、时钟输入(CP)和数据输出。 的低电平使输出预置或