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EDA实验报告1——异步复位同步加载十进制加法计数器 实验目的 （1）、进一步熟悉和掌握Quartus?II软件的各模块功能和使用方法； （2）、加深对VHDL语言的了解，熟悉VHDL?语言的语法特点，深刻了解Quartus?II仿真中出现的各种问题并能加以解决。? 二、实验要求? （1）、采用文本输入法设计异步复位同步加载十进制加法计数器。? （2）、编写VHDL源程序，得出正确的仿真波形，并在实验开发系统上进行硬件测试。? 实验原理? 异步复位是指复位信号有效时，直接将计数器的状态清零。在本设计中，通过VHDL来设计一个异步复位同步加载十进制加法计数器。异步复位同步加载十进制加法计数器有5个输入CLK，RST，EN，LOAD，DATA，2个输出DOUT，COUT。当时钟信号CLK、复位信号RST、时钟使能信号EN或加载信号LOAD中的任一位信号发生变化，都将启动进程语句PROCESS。此时如果RST为‘1’，则看是否有时钟的上升沿；如果此时有CLK信号，且又测得EN=‘1’，接下来就是判断加载控制信号LOAD的电平。如果LOAD为低电平，则允许将输入口的4位加载数据置入计数寄存器中，以便计数器在此数基础上累加计数。如果LOAD为高电平，则允许计数器计数；此时若满足计数值小于9，即Q9计数器将正常计数，即执行语句“Q:=Q+1;”否则将计数器清零。但如果测得 EN=’0’，则跳出IF语句，是Q保持原值，并将计数器向端口输出：“DOUT=Q;”。 实验步骤 新建一个文件夹ch3.20。 输入源程序。打开Quartus II，做以下步骤，如下： 图1—选择文本编辑 编辑程序并存盘，存盘文件与实体名一致： 图2—存盘好的源程序 编译，红色光标所指即为Compilation命令： 图3—选择编译器 编译之后生成的报告： 图4—编译成功后的报告 生成RTL寄存器： 选中Tools： 图5—选择Tools 接着鼠标指向Netlist viewer的第一项RTL viewer。 成功生成RTL寄存器： 图6—RTL寄存器 生成Symbol并查看。选择File —Create/update—Create symbol file for current file。 成功生成Symbol： 图7—成功生成symbol后的报告 查看，选择File —New，选择第二项，如下： 图8—选择原理图编辑 打开文件夹CNT10:，查看symbol： 图9—查看symbol 6、时序仿真，打开波形编辑器： 图10—选择波形图编辑 图11—编辑输入波形 设置仿真时间长度： 图12—设置仿真总时间 编辑输入波形，设置好的仿真激励波形如下： 图13—设置好的仿真激励波形 启动仿真器，红色光标所指即为Simulation命令： 图14—选择仿真器 仿真后生成仿真报告： 图15—仿真后生成的报告 硬件测试。 附VHDL程序如下?： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN,LOAD : IN STD_LOGIC; DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS (CLK,RST,EN,LOAD) VARIABLE Q :STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST=0 THEN Q:=(OTHERS=0); ELSIF CLKEVENT AND CLK=1 THEN IF EN=1 THEN -- IF (LOAD=0) THEN Q:=DATA; ELSE IF Q 9 THEN Q:= Q + 1; ELSE Q:=(OTHERS=0); END IF; END IF; END IF; END IF; IF Q=1001 THEN COUT=1; ELSE COUT=0; END IF; DOUT= Q; END PROCESS;