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电子科技大学2011-2012学年第 2 学期期 末 考试 卷 课程名称：数字系统EDA技术_考试形式：一页纸开卷考试日期：2012年5月 日考试时长：120分钟 课程成绩构成：平时 10 %， 期中 0 %， 实验 30 %， 期末 60 % 本试卷试题由___5__部分构成，共__8___页。 题号 一 二 三 四 五 合计 得分 一、选择题（共20分，共10题，每题2分） 1、一个项目的输入输出端口是定义在（ ）。 A. 实体中 B. 结构体中 C. 任何位置 D. 进程体 2、MAXPLUSII中编译VHDL源程序时要求（ ）。 A. 文件名和实体可以不同名 B. 文件名和实体名无关 C. 文件名和实体名要相同 D. 不确定 3、以下不符合1987VHDL标准的标识符是（ ）。 A. a_1_in B. a_in_2 C. 2_a D. asd_1 4、变量和信号的描述正确的是（ ）。 A. 变量可以带出进程 B. 信号可以带出进程 C. 信号不能带出进程 D. 二者没有区别 5、不属于顺序语句的是（ ）。 A. IF语句 B. LOOP语句 C. PROCESS语句 D. CASE语句 6、在VHDL语言中，下列对时钟边沿检测描述中，错误的是( )。 A. if clk’event and clk = ‘1’ then B. if falling_edge(clk) then C. if clk’event and clk = ‘0’ then D.if clk’stable and not clk = ‘1’ then 7、在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是（ ）。 A. PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程 启动。 B. 敏感信号数表中，应列出进程中使用的所有输入信号； C. 进程由说明部分、结构体部分、和敏感信号参数表三部分组成； D. 当前进程中声明的信号也可用于其他进程。 8、 VHDL文本编辑中编译时出现如下的报错信息 Error: VHDL Design File “mux21” must contain an entity of the same name 其错误原因是（ ）。 A. 错将设计文件的后缀写成.tdf 而非.vhd 。 B. 错将设计文件存入了根目录，并将其设定成工程。 C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。 9、VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述（ ）。 A．器件外部特性； B．器件的内部功能； C．器件的综合约束；D． 器件外部特性与内部功能 10、在一个VHDL设计中idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的( ) A. idata = ; B. idata = b“0000_1111”; C. idata = X“AB”; D. idata = B“21”; 二、简答题（共18分，共3题，每题6分） 1、简述CPLD和FPGA主要区别，并各举一例。 2、简述VHDL的基本结构及每部分的基本功能 3、简述MAX+PLUS Ⅱ进行EDA设计的基本设计过程 三、填空题（共22分，共3题，每空2分） 1、数据选择器 library ieee; use ieee.std_logic_1164.all; entity mux4 is port( d0, d1, d2, d3: in std_logic_vector(3 downto 0); sel: in std_logic_vector( 1 downto 0); y: out std_logic_vector(3 downto 0)); end mux4; architecture one of mux4 is begin with sel select y = d0 when “00”, d1 when “01”, d2 when “1