HDL基础解析.ppt

task pci_w; input start; input [31:0] data0; input [31:0] data1; input [31:0] data2; input [31:0] data3; input [31:0] data4; input [11:0] addr; reg flag; begin TENABLE = 0; @ (posedge clk66); if (start) #1 pci_lhold_im = 1; else #1 pci_lhold_im = 0; @ (posedge clk66); #1 flag = 0; @ (posedge clk66); @ (posedge clk66); if (pci_lholda_om ~flag) begin #1 pci_ads_iw = 0; pci_addr_i = addr; pci_data_i = 32h14; end while(~flag) begin if(~pci_ready_ow) #1 flag = 1; @ (posedge clk66); begin #1 pci_ads_iw = 1; if (flag) pci_data_i = data0; end end Testbench验证 PCI控制器DMA模式写数据任务 @(posedge clk66); #1 pci_data_i = data1; @(posedge clk66); #1 pci_data_i = data2; @(posedge clk66); #1 pci_data_i = data3; @(posedge clk66); begin #1 pci_data_i = data4; pci_blast_iw = 0; end @(posedge clk66); #1 pci_blast_iw = 1; @(posedge clk66); if(pci_ready_ow) pci_lhold_im = 0; T_ENABLE = 1; end endtask Testbench验证 Testbench验证 函数 与任务类似，但是只能返回一个值； Verilog有丰富的系统函数，与C语言系统函数类似，请查阅手册； 系统函数通常用于输出校验和存储器仿真。 练习六 产生一个高电平持续时间和低电平持续时间分别为3ns和10ns的时钟。 编写测时序检测器源代码以及测试验证程序。时序列检测器按模式10010在每个时钟正沿检查输入数据流。如果找到该模式，将输出置为1；否则输出置为0。 Thank you ！ * * * * initial begin Clr = #5 0; Clr = #4 1; Clr = #10 0; end initial begin Clr = #5 1; Clr = #4 0; Clr = #10 0; end 常见过程语句 过程赋值 连续赋值 在always语句或initial语句内出现 在一个模块内出现 执行与周围其他语句有关 与其他语句并行执行； 在右端操作数的值发生变化时执行 驱动寄存器 驱动网线 使用”=“或”=“赋值符号 使用”=”赋值符号 无assign关键词 有assign关键词 常见过程语句 过程赋值与连续赋值的比较 与C语言类似 If (condition_1) procedural_statement_1 {else if(condition_2) procedural_statement_2} {else procedural_statement_3} 条件语句必须在过程块语句中使用，不能单独使用； if后面的表达式的值只有为1时才按“真”处理。 常见过程语句 if语句 if（表达式1） if (表达式2) 语句1； else 语句2； else if (表达式3) 语句3； else