第5章 组合集成电路应用幻灯片.ppt

二进制译码器 上次内容回顾 MUX MUX 数据选择器的应用 第5章 中规模组合逻辑集成电路与应用 编码器 编码器(Encoder) 普通编码器（4－2 Encoder） 4-2线编码器逻辑图 存在的问题 举例:键控8421BCD码编码器 设置标志位 键盘输入8421BCD码编码器(功能表) 带约束条件的4-2线编码器 优先编码器(Priority Encoder) CD4532工作特点、逻辑符号、引脚图 CD4532(功能表) CD4532应用举例 BCD-147.ms10 译码器/数据分配器 2线－4线译码器（2－4 Decoder） 二进制译码器 74×139应用举例 Decoder139.ms10 74HC138逻辑图 74HC138逻辑功能 74HC138功能表 74138应用举例（产生函数1） 74138应用举例（产生函数2） 138-Func3.ms10 74HC138应用举例（扩展） 3-8Decoder.ms10 74HC138应用举例（扩展） 4-16Decoder.ms10 74HC138应用举例（数据分配器） 二－十进制译码器 74HC42功能表、逻辑符号、引脚图 辉光数码管 七段显示译码器 显示译码器（设计） Step-1 Step-2 Step-3 LED-60.ms10 138实现全加器 Decoder138.ms10 数据选择器（MUX） 数据选择器的定义与功能 数据选择器的基本原理 4通道数据选择器逻辑图 74LS153 74LS151 74LS151 应用2（扩展） 应用1（产生函数） 课堂讨论 数据选择器的应用 综合例题：设计一位全减器 逻辑变量数多于地址输入端个数 MUX-3.ms10 MUX-DMUX.ms10 输出端(位数)的扩展 74LS151功能表 数值比较器 1位数值比较器 1位数值比较器 数值比较器位数的扩展1 数值比较器位数的扩展2 74HC85 74HC85功能表 数值比较器位数扩展（串联方式） 数值比较器位数扩展（并联方式） 算术运算电路 半加器和全加器 半加器：在两个1位二进制数相加时，不考虑低位来的进位的相加 全加器：在两个二进制数相加时，考虑低位进位的相加 HA实现FA 超前进位加法器74283 74283的应用 用加补码完成减法运算A＜B ADD-COMP.MS10 组合逻辑电路 组合逻辑电路的分析 组合逻辑电路的设计 组合逻辑电路中的竞争与冒险 74138译码器 74138译码器 74138译码器 74LS153 74LS151 The integrated Circuit 74139 is a Dual Expandable 2/4 Decoder in a 16-Pin Package (DIL / SMD)Other possible Part numbers / Replacement 74F13974ALS13974LS13974HC13974HCT13974LVX139 为什么反码加原码加1等于？ 在数字系统里，常常要将某一信息（输入）变换为某一特定的代码（输出）这就是编码 正常工作的前提条件：控制信号不会同时到达（按键不会同时按下），任何时刻只允许输入一个有效编码信号，否则输出混乱。 目的：确定已知电路的逻辑功能 步骤： 根据逻辑图，逐级写出各输出端的逻辑函数表达式； 化简逻辑函数表达式，列真值表； 根据真值表和最简逻辑函数表达式，分析逻辑电路，描述电路的逻辑功能。 目的：用可靠而经济的电路实现所需要的逻辑功能 步骤： 根据对电路逻辑功能的要求，确定输入、输出变量，并进行状态赋值； 列出真值表，写出各输出端的逻辑函数表达式； 化简（电路简单）、变换（使器件的数量和种类最少）逻辑函数表达式，画电路图。 输入信号经不同路经传到输出级时，因门的级数不同或门电路延迟时间的差异，可能会使逻辑电路产生错误输出，称为竞争冒险。 产生竞争冒险的原因 消除竞争冒险的方法 1. 发现并消去互补变量 例如：F=(A+B)(A+C) 在B=C=0时，F=AA，可能出现冒险。 将上式写成：F=AC+AB+BC, 已将AA去掉，则不会出现冒险。 2. 增加乘积项 例如：F=AC+BC, 当A=B=1时，F=C+C，可能出现冒险。 3. 输出端并联电容器 将上式写成： F=AC+BC+AB, 这样，当A=B=1时，不会出现F=C+C，所以C状态的变化，不会影响输出。 74HC138 3－8线译码器，3个输入使能端方便扩展功能 逻辑符号 功能 应用：扩展、实现组合逻辑函数、构成数据分配器 逻辑符号 当E3 =1 ，E2 = E1 = 0时 应用： 把3线—8线译码器74HC138输入端（A2, A1, A0）作为逻辑函数的输入变量（A, B,