VHDL并行语句.pptVIP

BEGIN maximun（in1，in2，tmp1）； maximun（tmp1，in3，tmp2）； q = tmp2； END rtl； 6.5 元件例化语句 元件例化就是将预先设计好的设计实体定义为一个元件，然后利用映射语句将此元件与当前设计实体中的指定端口相连，从而为当前设计实体引入了一个低一级的设计层次。在结构体中，描述只表示元件（或模块）和元件（或模块）之间的互连，就象网表一样。当引用库中不存在的元件时，必须首先进行元件的创建，然后将其放在工作库中，通过调用工作库来引用元件。在引用元件时，要先在结构体中说明部分进行元件的说明，然后在使用元件时进行元件例化。 元件例化语句也是一种并行语句，各个例化语句的执行顺序与例化语句的书写顺序无关，而是按照驱动的事件并行执行的。 在进行元件例化时，首先要进行例化元件的说明，元件说明部分使用COMPONENT语句，COMPONENT语句用来说明在结构体中所要调用的模块。如果所调用的模块在元件库中并不存在时，设计人员必须首先进行元件的创建，然后将其放在工作库中通过调用工作库来引用该元件。 COMPONENT语句的一般书写格式如下： 元件说明语句 COMPONENT 引用元件名 [GENERIC 参数说明；] PORT 端口说明； END COMPONENT； 在上面的书写结构中，保留字COMPONENT后面的“引用元件名”用来指定要在结构体中例化的元件，该元件必须已经存在于调用的工作库中；如果在结构体中要进行参数传递，在COMPONENT语句中，就要有传递参数的说明，传递参数的说明语句以保留字GENERIC开始；然后是端口说明，用来对引用元件的端口进行说明；最后以保留字END COMPONENT来结束 COMPONENT语句。 如果在结构体中要引用上例中所定义的带延迟的二输入与门，首先在结构体中要用COMPONENT语句对该元件进行说明，说明如下： COMPONENT and2 GENERIC（DELAY：TIME）； PORT（a：IN STD_LOGIC； b：IN STD_LOGIC； c：OUT STD_LOGIC）； END COMPONENT； 用COMPONENT语句对要引用的元件进行说明之后，就可以在结构体中对元件进行例化以使用该元件。 元件例化语句的书写格式为： 标号名： 元件名 [GENERIC MAP（参数映射）]; PORT MAP（端口映射）； 标号名是此元件例化的唯一标志，在结构体中标号名应该是唯一的，否则编译时将会给出错误信息；接下来就是映射语句，映射语句就是把元件的参数和端口与实际连接的信号对应起来，以进行元件的引用。 VHDL提供了两种映射方法：位置映射和名称映射。 位置映射就是PORT MAP语句中实际信号的书写顺序与COMPONENT语句中端口说明中的信号书写顺序保持一致，如下例所示： 位置映射示例： LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY example IS PORT（in1，in2：IN STD_LOGIC； out：OUT STD_LOGIC）； END example； ARCHITECTURE structure OF example IS COMPONENT and2 GENERIC（DELAY：TIME）； PORT（a：IN STD_LOGIC； b：IN STD_LOGIC； c：OUT STD_LOGIC）； END COMPONENT； BEGIN U1 : and2 GENERIC MAP（10 ns） - -参数映射 PORT MAP（in1，in2，out）； - -端口映射 END structure； 标号名 元件名 元件例化 在上例中，元件U1 的端口 a 映射到信号in1，端口 b 映射到信号in2，端口c 映射到信号 out。 元件说明 名称映射就是在PORT MAP语句中将引用的元件的端口信号名称赋给结构体中要使用的例化元件的信号，如下例所示： 例:名称映射 LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY example I