专用集成电路题目+源代码+测试程序+波形图..docxVIP

题目1：数字集成电路的verilog HDL描述与仿真。要求：（1）学习使用Modelsim设计和仿真软件； （2）练习教材7.2.1中的例子； （3）掌握设计代码和测试代码的编写； （4）掌握测试仿真流程； （5）掌握Modelsim软件的波形验证方式。module testbench_shiftregist; parameter shiftregist_width=4; reg [shiftregist_width-1:0]data_load; reg load,clk,rst_n,ctr_shiftright,ctr_shiftleft,data_shiftright,data_shiftleft; wire [shiftregist_width-1:0]data_out; always #5 clk=~clk; initial begin data_load=0;load=0;rst_n=1;ctr_shiftright=0;ctr_shiftleft=0;clk=0;data_shiftright=0;data_shiftleft=0;end initial begin #10 rst_n=0;#3 rst_n=1;end initial begin #15 load=1;data_load=4'b1010;#10 load=0;end initial begin #30 ctr_shiftright=1;#20 data_shiftright=1;#20 ctr_shiftright=0;#20ctr_shiftleft=1;#25data_shiftleft=1;#20data_shiftleft=0;end shiftregist U1(.clk(clk),.rst_n(rst_n),.load(load),.ctr_shiftright(ctr_shiftright),.ctr_shiftleft(ctr_shiftleft),.data_shiftright(data_shiftright),.data_shiftleft(data_shiftleft),.data_load(data_load),.data_out(data_out));endmodulemodule shiftregist(data_out,clk,rst_n,load,data_load,ctr_shiftright,ctr_shiftleft,data_shiftright,data_shiftleft); parameter shiftregist_width=4; output[shiftregist_width-1:0]data_out; input [shiftregist_width-1:0]data_load; input load,clk,rst_n,ctr_shiftright,ctr_shiftleft,data_shiftright,data_shiftleft; reg[shiftregist_width-1:0]data_out; always@(posedge clk or negedge rst_n) if(!rst_n) data_out<=0; else if(load) data_out<=data_load; else if(ctr_shiftright) data_out<={data_shiftright,data_out[shiftregist_width-1:1]}; else if(ctr_shiftleft) data_out<={data_out[shiftregist_width-2:0],data_shiftleft}; else data_out<=data_out; endmodule题目2： 简述begin-end语句块和fork-join语句块的区别，并写出下面信号对应的程序代码begin-end语句块和fork-join语句块的区别：执行顺序与作用：begin-end其中的语句按串行方式执行，可以用于综合电路程序和仿真测试程序。fork-join其中的语句按并行方式执行，不可以用于综合电路程序和仿真测试程序。起始时间：begin-end语句块为首句开始执行的时间，fork-join语句块为转入并行语句块的时间。结束时间：begin-end语句块为最后一条语句执行结束的时间，fork-join语句块为执行时间最长的那条语句执行结束的时间。行为描述的意义：begin-end语句块为电路中的数据在时钟及控制信号的作用下，沿数据通道中各级寄存器之间的传送过程。fork-join语句块为电路上电后，各电路模块同时开始工作的过程。Begin_end程序代码module b(A,