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石家庄学院2010—2011学年第 二 学期 《EDA技术》 期末考试试卷 系电气信息工程系 专业电子信息工程技术 班级09级 班 姓名 学号 题号 一 二 三 四 五 六 七 八 九 十 总分 得分 得分 评卷人 一、选择题（本大题共10小题，每小题2分，共20分） 二、填空题（本大题共10个空，每空1分，共10分） 1.在QuartusII中进行EDA设计，要求工程名和 文件名称必须一致。 2.FPGA的设计开发过程中，进行引脚绑定的目的是 。 3.EDA实验室GW48实验系统中，要使用CLK0时钟信号需绑定FPGA的 号引脚。 4.为完成硬件测试而对FPGA进行直接配置的文件是 文件。 5.LPM的中文意译是 。 6.在QuartusII原理图输入法下，使用Mega Wizard Plug-In Manager完成宏功能模块的设计，结果会产生LPM的 文件和 文件。 7.在进行LPM_ROM的设计过程中，.mif文件的作用是 。 8.在QuartusII原理图输入法设计中使用 方法实现总线和各条信号线的连接。 9.原理图中8位总线Q的表达方式（名称）为 。 得分 评卷人 三、简答题（本大题共4小题，每个4分，共16分） 1.在编译（综合）过程中，产生“Error: Top-level design entity dsc is undefined”的错误提示，最有可能的原因是什么？ 2.基于原理图编辑器的层次化设计方法中，将已设计好的功能模块包装为元件的完整命令是什么？ 3.用基于原理图编辑器的层次化设计方法完成一个设计并建立工程，双击包装元件asd，出现Can’t locate design file for entity asd 对话框或在编译过程中出现Error: Node instance inst instantiates undefined entity asd错误提示,最有可能的原因是什么? 4.写出4种VHDL中描述时钟CLK下降沿的语句。 得分 评卷人 四、程序填空（本大题共2小题10个空，每空1分，共10分） 1.下面程序是1位十进制计数器的VHDL描述，试补充完整。 LIBRARY IEEE; USE IEEE._____________.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT ( CLK : IN STD_LOGIC ; Q_OUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ; END CNT10; ARCHITECTURE bhv OF ______ IS SIGNAL QQ : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) _______ IF __________________ THEN IF QQ 10 THEN QQ = (OTHERS = 0); ELSE QQ = QQ + 1 ; END IF; END IF; END PROCESS ; __________ END bhv; 2.下面程序是一个多路选择器的VHDL描述，试补充完整。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY bmux IS PORT ( sel : ____ STD_LOGIC; A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Y : ____ STD_LOGIC_VECTOR(___ DOWNTO 0)) ; END bmux; ARCHITECTURE bhv OF bmux IS BEGIN y = A when sel = 1 ______ ______; END bhv; 得分 评卷人 五、程序改错（12分） 仔细阅读下面的程序，找出其中的错误，说明错误原因并在相应的位置进行改正。回答程序下面的问题。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY decod