第3章 HDL(上课用).ppt

做实验过程中发现的问题： 新建时工程文件夹建立了，但所建实体文件并没存放在其中 文件名不能用汉字 编译并不能检测设计实体的功能，仅能检测语法规则或布局布线等问题，比如本来两输入端的元器件有多于两个的输入端 仿真时务必设置仿真时间和网格大小，切记：不同的工作环境，菜单的具体内容不同 输入节点的参数设置问题：可单个设置，也可折叠设置 6. 警告可以忽略，但能解决的尽可能解决；错误必须改正。比如：如果在settings|files中添加过某实体文件，但该实体文件名被更改或删除，则可能出现警告，所以，只要将更名前的那个路径删除就可以 7. 提示硬件问题时，可尝试插紧并行口和JTAG口的插头 8. 下载后实验箱没反应时，要考虑引脚锁定后是否再次编译了 下载编程方式只需首次下载时设定，不必每次去设；下载时，要选中“program/configue”，其余可不选 提示工程不能打开时，将所在工程文件夹的只读属性去掉即可 第3章 VHDL 3.1 VHDL基本知识 VHDL语言的描述风格 一般有四种常用描述风格： 行为描述：只描述电路的功能或行为，不 包含任何硬件信息等。 数据流描述（RTL描述）：反映数据经过 一定的逻辑运算后在输入和输 出间的传递。 结构描述：以元件或已完成的功能模块为 基础，应用于采用元件例化的 VHDL程序设计中。 前三种的综合 例如 ： GENERIC（m：TIME：=1 ns）； --说明m是一个值为1ns的时间参数 则程序语句： tmp1 = d0 AND se1 AFTER m； --表示d0 AND se1经1ns延迟后才送到tmp1。 3.2 VHDL语言要素 练习题1： 画出下面VHDL程序描述对应实体——七段显示器的逻辑图符号： ENTITY dec17s IS PORT ( q ：in bit_vector(3 downto 0); led7s: out bit_vector(7 downto 0)); END ENTITY dec17s; 练习题2： 请根据下面的说明写出8D锁存器的实体说明，并画出对应的实体图符号： d[7..0]是8位D锁存器数据输入端，clk是时钟输入端，oe是三态使能控制输入端，高电平有效，clr是清零端，低电平有效， q[7..0]是输出端。 ENTITY scq8 IS PORT ( d: in std_logic_vector(7 downto 0); oe, clr: in bit; clk: in std_logic; q: out std_logic_vector(7 downto 0)); END ENTITY scq8; 练习题3： 判断下列标识符哪些是合法的？ 3mux and21 half_ _adder port _orgate q_0 \hello\2008\ 移位运算符 VHDL中共有 (SLL, SRL)、(SLA,SRA)、(ROL,ROR) 6种移位运算符。 移位操作符应用举例 SIGNAL a : BIT_VECTOR:=“1001”; SIGNAL b : BIT_VECTOR:=“1101”; a = a sll 2; b =b srl 3; 返回结果为：a = “0100” b =“0001” VHDL的类型转换函数 考虑： 现有赋值表达式 a = “1010”; 请问”1010”是什么类型的数据？ 根据上下文可判断某数据的类型，但有时也判断不出来，因此最好在数据前加上显式类型限定。即 a = STD_LOGIC_VECTOR(“1010”); 3.3?? VHDL顺序语句 VHDL的三种描述方式 在VHDL中，有三种基本的建模方法，即三种描述方式：行为描述、数据流描述和结构描述。行为描述的实质就是对整个系统的数学模型的描述，抽象度很高；数据流描述方式，也称寄存器传输（RTL）描述方式，通过数据流描述，可以导出系统的逻辑表达式，从而进行逻辑综合；结构描述则是在多层次的设计中，高层次的设计模块调用低层次的设计模块，或者直接用门电路单元来构成一个复杂的逻辑电路的描述