西电verilog课件第七章重点.pptVIP

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2017-02-04 发布于湖北
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西电verilog课件第七章重点.ppt

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西电verilog课件第七章重点

* * Microelectronics School Xidian University module t_trigger(clk,rst,T,dout); input clk,rst,T; output dout; reg dout; always @(posedge clk or posedgerst) if(rst==1) dout=1b0; else if(T==1) dout=~dout; endmodule module t_trigger_tb; reg clk,rst,T; wire dout; always begin #10 clk=1b1; #10 clk=1b0; end initial begin clk=1b0; rst=1b0;T=1b0; #10 rst=1b1;T=1b1; #10 rst=1b0;T=1b0; #20 T=1b1; #20 T=1b0; #20 T=1b1; end t_trigger u1(clk,rst,T,dout); endmodule 7.4 计数器 * * Microelectronics School Xidian University 7.4.1 任意模值计数器 1. 反馈清零计数器图7.4-1 模12反馈清零型计数器状态转换示意图 * * Microelectronics School Xidian University 例7.4-1：采用反馈清零法设计模12计数器。 module count12(clk,rst_n,co,dout); input clk,rst; output co; output [3:0] dout; reg [3:0] dout; always @ (posedge clk) begin if(rst_n==1b0) dout=4b0000; else if(dout==4b1011) dout=4b0000; else dout=dout+1b1; end assign co=dout[3]dout[1]dout[0]; endmodule module count12_tb; reg clk,rst_n; wire oc; wire [3:0] dout; always begin #10 clk=1b1; #10 clk=1b0; end initial begin clk=1b0; rst_n=1b0; #20 rst_n=1b1; #100; end count12 u1(clk,rst_n,oc,dout); endmodule * * Microelectronics School Xidian University 2. 反馈置数计数器图7.4-4 反馈置数递减计数器状态转换示意图 * * Microelectronics School Xidian University module count10(clk,rst,load,din,dout); input clk,rst,load; input [3:0] din; output [3:0] dout; reg [3:0] dout; always @ (posedge clk or posedge rst) begin if(rst==1b1) dout=4b0000; else if(load==1b 1) dout=4b1001; else if(dout==4b0000) dout=4b1001; else dout=dout-1b1; end endmodule module count10_tb; reg clk,rst,load; reg [3:0] din; wire [3:0] dout; always begin #10 clk=1b1; #10 clk=1b0; end initial begin clk=1b0; rst=1b0;load=1b0; #10 rst=1b1; #10 rst=1b0; #50 load=1b1; #10 load=1b0; #100; end count10 u1(clk,rst,load,din,dout); endmodule 3. 计数器级联 * * Microelectronics School Xidian University 例7.4-3：级联模6