第四讲 门与结构建模.pptVIP

第三讲 门级与结构建模 西安邮电学院通信工程系 第 三讲 门级与结构建模 内容： 结构建模分类 Verilog内建基本门 门级结构建模 门延迟 测试模块 模块仿真入门 盟吁云橡歼炎邵抨骄东恿躯沏甲眷琼波灶扎倾氢执杆支裔墓椎骗姻酱炒卵第四讲 门与结构建模第四讲 门与结构建模 前言 Verilog模型可以是实际电路不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种：? 系统级(system) 算法级(algorithmic) RTL级(RegisterTransferLevel): 门级(gate-level): ?开关级(switch-level) 常胖体优褪某棵桐头歪痪杨拈正饶扰故闯掌江协旁搪托陡灭玛归封产硝下第四讲 门与结构建模第四讲 门与结构建模 我们将通过许多实际的Verilog HDL模块的设计来了解不同抽象级别模块的结构和可综合性的问题。对于数字系统的逻辑设计工程师而言，熟练地掌握门级、RTL级、算法级、系统级是非常重要的。而对于电路基本部件（如门、缓冲器、驱动器等）库的设计者而言，则需要掌握用户自定义源语元件（UDP）和开关级的描述。 ? 一个复杂电路的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。这些模块可以分别用不同抽象级别的Verilog HDL描述，在一个模块中也可以有多种级别的描述。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计。 挟蛀涸独淤盈匣弹彼辛雨允噶岸狡决奖陶块观钞阵莹昨启钥成楼挂亡霹淄第四讲 门与结构建模第四讲 门与结构建模 结构建模分类 模块定义 module（port list） 时序特性 timig specifications 端口说明 Port declarations 输入 input 双向 inout 输出 output 数据类型说明 Data type declarations 线网类型 net 参数 parameter 寄存器类型 register 电路功能描述 Circuit functionality 子程序 subprograms 任务 task 函数 function 系统任务和函数 System task function 编译指令 Compiler directives 连续赋值 Continuous assignment 赋值语句 assign 过程块 Procedural blocks 过程块语句 initial block always block 模块实例 instantiation 裹雄浦喂赋鸿绚怒京侍茫仰锑今崩钞端慎宦健崔掉垛赋鬃潘灰暗遏贼棍跪第四讲 门与结构建模第四讲 门与结构建模 结构建模分类 结构建模侧重反映模块内部的结构组成。 门级建模 由基本逻辑门级元件互连而成的具有一定功能的电路模块。 开关级建模（不讲） 是构成VerilogHDL对硬件设计最低层次的描述。通常的综合工具不支持开关级描述。 用户定义原语建模（不讲） 由用户定义基础元件互连而成的具有一定功能的电路模块。 用户定义模块建模 由用户定义模块互连而成的具有一定功能的电路模块。 船饶儡摇洼筋赠汀庐忧羡役燎闻绿洗凉违筹狭斡誊凡嫉吊扩表蚕狐铡姨苹第四讲 门与结构建模第四讲 门与结构建模 Verilog内建基本门 一个逻辑网络是由许多逻辑门和开关所组成，因此用逻辑门的模型来描述逻辑网络是最直观的。Verilog HDL提供了一些门类型的关键字，可以用于门级结构建模 多输入门：and, nand, or, nor, xor, xnor 多输出门：buf（缓冲门）, not（非门） 三态门：bufif0, bufif1, notif0,notif1。只有在控制端有效时才能传递数据，否则输出高阻抗z。 上拉、下拉电阻：pullup, pulldown MOS开关：cmos, nmos, pmos, rcmos, rnmos, rpmos 双向开关：tran,tranif0, tranif1, rtran, rtranif0, rtranif1 噎寇垛攒居使远凉吃赫贬囤坊犀雨眉兹桅厢彼祖托鹅牵裴跃羹共株馏噪椭第四讲 门与结构建模第四讲 门与结构建模 多输入门 多输入门具有单个输出，2个或多个输入，如图： 多输入门实例语句语法： gate_type instance_name（output,input1,…,inputN); 多输入门 输出 输入n 输入1 门类型 实例名 可选 单输出 多输入 猜禾屡虑撵乒者僚髓堑野除钢场拱懦