基于VHDL语言信号发生器的设计.EDA课程设计.doc

基于VHDL语言信号发生器的设计 1、设计目的 1) 掌握使用EDA工具设计的设计思路和设计方法体会使用EDA综合过程中电路设计方法和设计思路的不同。2) 熟悉在Quartus II环境中，用文本输入方式与原理图输入方式完成电路的设计，同时掌握使用这两种方式相结合的EDA设计思路。 3) 通过这一部分的学习，对VHDL语言的设计方法进行进一步的学习，对其相关语言设计规范进行更深层次的掌握，能够更加熟练的做一些编程设计2、设计的主要内容和要求 通过使用VHDL语言Quartus II软件，设计多功能信号发生器的每个模块，将正弦波模块，方波模块，三角波模块，阶梯波模块选1根据分析与整体构思可知，要完成设计任务必须 1、设计好用于波形切换的路选择器； 2用于； 基本设计方案：在现有信号发生器的基础上，加上其它信号模块，用数模转换器（D/A）将选中的信号源由数字信号转换为模拟信号，再用示波器显示出来如图3.1所示。 图3.1 信号发生器结构框图 通过查找资料把各类信号模块的程序输入到Quartus Ⅱ中进行运行仿真，每一步都要慎重小心，错误难免的，还需要通过课本和资料一一更正。 最后，在前面模块做好的基础上再考虑如何输出波形的问题，通过对种波形采样就可以得到。 根据题目分析与整体构思可知，要完成设计任务必须设计出以下模块： 4.1正弦波发生器的实现 该模块产生以64个时钟为一个周期的正弦波。 其VHDL语言源程序代码如下所示： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;--打开库文件 USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY sinqi IS PORT ( clk : IN STD_LOGIC;--声明clk是标准逻辑位类型的输入端口 clr : IN STD_LOGIC; --声明clr是标准逻辑位类型的输入端口 d : OUT integer range 0 to 255); --声明d是标准逻辑向量类型的 --输出端口 END sinqi; ARCHITECTURE sinb OF sinqi IS BEGIN PROCESS(clr,clk) variable temp:integer range 0 to 63; BEGIN IF clr=0 THEN d=0; --clr为低电平d为0 ELSIF clkEVENT AND clk= 1 THEN --clk为上升沿 IF temp=63 THEN temp:=0; ELSE temp:=temp+1; END IF; CASE temp IS when 00=d=255;when 01=d=254;when 02=d=252; when 03=d=249;when 04=d=245;when 05=d=239; when 06=d=233;when 07=d=225;when 08=d=217; when 09=d=207;when 10=d=197;when 11=d=186; when 12=d=174;when 13=d=162;when 14=d=150; when 15=d=137;when 16=d=124;when 17=d=112; when 18=d=99;when 19=d=87;when 20=d=75; when 21=d=64;when 22=d=53;when 23=d=43; when 24=d=34;when 25=d=26;when 26=d=19; when 27=d=13;when 28=d=8;when 29=d=4; when 30=d=1;when 31=d=0;when 32=d=0; when 33=d=1;when 34=d=4;when 35=d=8; when 36=d=13;when 37=d=19;when 38=d=26; when 39=d=34;when 40=d=43;when 41=d=53; when 42=d=64;when 43=d=75;when 44=d=87;