北邮数电实验VHD源L代码完整2013年.docVIP

北邮数电实验VHDL源代码完整版 注：北邮信通院数电实验，大二下共四次实验，以下为四次实验的完整代码，仅供参考，希望学弟学妹在抄代码的时候了解每一行代码的含义。知识是自己的。别忘了，北邮的未来靠你们。 注意事项：1学校部分电脑打不开07版word文件（后缀docx），建议大家准备一份TXT以防万一 2运行出错时可能是你输入有误，比如中文和英文符号弄错了 3数电实验很简单，但要心细，一定要按老师说的做 4数电实验报告千万不要抄袭，老师判断力很强 实验一： 半加器老师会给出，全加器是画图，怎么画书上有，不用源代码。 实验二： （1）3位二进制数比较器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY comp3 IS PORT(A:IN STD_LOGIC_VECTOR(2 DOWNTO 0); B:IN STD_LOGIC_VECTOR(2 DOWNTO 0); YA,YB,YC:OUT STD_LOGIC); END comp3; ARCHITECTURE behave OF comp3 IS BEGIN PROCESS(A,B) BEGIN IF(AB)THEN YA=1;YB=0;YC=0;