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约束管理器分册 目录 第一章约束管理器介绍 4 1约束管理器简介4 2约束管理器界面简介8 1.2.1 worksheet selector8 1.2.2用户接口9 1.2.3 View选项9 1.3启动约束管理器11 12 2.1 PIN-PAIRS 13 2.1.1 Pin-Pair规则14 2.2 NETS和 XNETS 14 2.3 BUSES15 2.4 MATCH GROUPS 15 2.4.1如何确定 target pin pair 16 2.4.2相对/匹配的群组规则16 2.5 DIFF PAIRS16 5.1差分对工作表17 5.2差分计算器（Differential Calculator）的使用方法 19 5.3差分对规则19 2.6 DESIGNS AND SYSTEMS20 第 3章设置网络的走线约束21 1.1设置网络的最大最小传输延迟21 1.2设置网络相对传输延迟24 1.3设置差分对约束26 1.4查看网络规范格式和物理格式28 第 4章设置网络的时序和信号完整性约束 30 4.1设置时序约束30 4.2设置信号完整性约束32 4.2.1设置电气属性约束32 4.2.2设置反射属性约束33 第 5章电子约束创建和应用35 5.1创建 ECSET 35 5.2指定 ECSET给网络 40 5.3不考虑 ECSET的缺省约束值41 5.4在原理图中查看 ECSET 41 第 6章 ECOS实现43 1在原理图中增加网络43 2在原理图中修改约束45 3在约束管理器中修改约束46 4在约束管理器中删除约束46 5在原理图中重新命名网络47 第 7章在原理图和 PCB之间同步约束 50 7.1从原理图中输出约束50 7.2在 PCB DESIGN中查看和添加约束 50 7.3在原理图中导入并查看约束51 7.4在 PCB和原理图之间同步约束的两种模式 52 7.4.1用原理图中的约束重写 PCB中的约束 53 7.4.2在原理图中导入 PCB中变更的约束 56 第 8章约束分析58 8.1查看工作表单元格和对象58 8.2定制约束、定制测量和定制激励59 8.2.1定制约束59 8.2.1.1 用户定义的属性 59 8.2.1.2 约束的定制测量 59 第 9章 SCHEDULING NETS 61 9.1 SCHEDULING NETS61 9.2 SCHEDULING NETS-REVISITED65 第 10章相对传输延迟 68 2 约束管理器简介 第 11章 MATCH DELAY 73第 12章解决 DRC冲突 74第 13章约束管理器 76 13.1层次设计中的电子约束76 第一章约束管理器介绍 约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。约束管理器让你定义、查看和校验从原理图到分析到 PCB设计实现的设计流程中每一步的约束。可以使用约束管理器和 SigXplorer Expert开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 本培训教材描述的主要是怎样在约束管理器中提取约束，并且约束如何与原理图和 PCB的属性同步。本教材的内容是约束管理器、Concept HDL和 PCB Design的紧密集成的集锦。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制 PCB上与电行为有关的对象，比如可以设置某个网络最大传输延迟为 2ns。 教材主要内容如下： ? 第 1章～第 7章主要关于原理图约束管理器使用： ? 在约束管理器中提取 ECs（电子约束）； ? 在原理图和约束管理器中执行 ECO； ? 在 Concept和 PCB Design中传递 ECs。 这部分面向 Concept HDL的约束管理器的初学者，但是要熟悉 Concept HDL和 PCB Design。此教材不讨论 Concept HDL和 PCB Design不同模式和属性的细节，但是会详细地讨论约束管理器过程。为了快速理解约束管理器的主要特点，可以看看 Concept HDL的多媒体教材。请见 Help – Learning Concept HDL– Demos in Concept HDL。将练习文件 project.zip解压缩到一个空的路径\design。确认设置环境变量 C