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第5章 VHDL设计输入方式 5.1 Quartus II的VHDL输入设计 综合后的门级原理图 4. 仿真 习 题 习 题 * * EDA技术与VHDL设计 第5章 VHDL设计输入方式 5.1 Quartus II的VHDL输入设计 Synplify pro的VHDL输入设计 Synplify的VHDL输入设计 5.2 5.3 基于HDL文本输入的数字设计流程 1.输入源程序 【例5.1】4位模16加法计数器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity CNT4 is port(CLK,CLR:in std_logic; --CLR是异步复位端 Q:buffer std_logic_vector(3 downto 0)); end; architecture ONE of CNT4 is Begin process(CLR,CLK) begin if CLR=1 then Q=0000; --CLR为高电平时，复位计数器状态到0 elsif CLKevent and CLK=1 then Q=Q+1; end