流水线加法器.docVIP

module add_line (a,b,clk,out); parameter width=16, width1=8, //lsb width2=8; //msb // r3 r1 input [width-1:0] a; //a00000001 input [width-1:0] b; //b00000000 output [width:0] out; // r4 r2 input clk; reg [width1-1:0] r1,r2,r5; reg [width2-1:0] r3,r4,r6; reg c1,c2; reg [width:0] sum; always @(posedge clk) //---first begin r1[width1-1:0]=a[width1-1:0]; // r2[width1-1:0]=b[width1-1:0]; // r3[width2-1:0]=a[width-1:width1]; r4[width2-1:0]=b[width-1:width1]; end always @(posedge clk) //---- second begin {c1,r5}=r1+r2; {c2,r6}=r3+r4+c1; sum={c2,r5,r6}; end assign out=sum; endmodule 图Ⅰ 图Ⅱ 上图Ⅱ是没有assign out=sum;时的rtl级仿真结果； 错误1：Warning (10034): Output port out[1] at add_line.v(9) has no driver 原因：out没有驱动，out根本就没有用； 错误2： 永远有多远(1057978105) 10:43:30 这样不好 有时序又有组合 永远有多远(1057978105) 10:46:04 最好把它都放在时序里面 width改成width0 ★(1003704680) 10:47:54 那个地方是时序，哪个地方是组合 永远有多远(1057978105) 10:48:17 always 时序 assign组合 module add_line (a,b,clk,out); parameter width=16, width1=8, //lsb width2=8; //msb // r3 r1 input [width-1:0] a; //a00000001 input [width-1:0] b; //b00000000 output [width:0] out; // r4 r2 input clk; reg [width1-1:0] r1,r2,r5; reg [width2-1:0] r3,r4,r6; reg c1,c2; reg [width:0] out; always @(posedge clk) //---first begin r1[width1-1:0]=a[width1-1:0]; // r2[width1-1:0]=b[width1-1:0]; // r3[width2-1:0]=a[width-1:width1]; r4[width2-1:0]=b[width-1:width1]; end always @(posedge clk) //---- second begin {c1,r5}=r1+r2; {c2,r6}=r3+r4+c1; out={c2,r5,r6}; end endmodule 图Ⅲ 上图用阻塞赋值的rtl； 图Ⅳ 上图是用非阻塞赋值的rtl； 下图是用非阻塞赋值运算结果：有两个地方进位错误！第一个进位推迟一个时钟； 图Ⅴ 下图是用阻塞赋值结果： 图Ⅵ 错误原因：非阻塞赋值语句中，数值的转移须等到下一个时钟周期； 与组合逻辑的比较： module add(a,b,sum); input [15:0] a,b; output [16:0] sum; assign sum=a+b; Endmodule 图Ⅶ 所谓流水线设计实际上就是把规模较大、