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通信原理实验——码型变换姓名 学号 同组成员 指导教师 王 琴 时间 2014/11/26目录一、实验目的1二、实验仪器1三、实验预习11、编码原理12、解码原理23、编译码电路24、定时提取原理3四、实验内容41、码变换规则验证42、码译码和时延测试103、编码信号中同步时钟分量定性观测114、译码位定时恢复测试14五、思考题16六、参考文献17得分姓名：徐丽淼 学号班级：通信1202第九周 星期三 第四大节 实验名称：码型变换一、实验目的1、掌握编码规则、编码和解码原理。2、了解锁相环的工作原理和定时提取原理。3、了解输入信号对定时提取的影响。4、了解信号的传输延时。5、了解AMI/编译码集成芯片CD22103。二、实验仪器1、ZH5001A通信原理综合实验系统 一台2、20MHz双踪示波器 一台三、实验预习1、编码原理（1）当连“0”码的个数不大于3时，编码规律与AMI码相同，即“1”码变为“+1”、“–1”交替脉冲；（2）当代码序列中出现四个连“0”码或超过4个连“0”码时，把连“0”段按4个“0”分节，即“0000”，并使第四个“0”码变为“1”码，用V脉冲表示，这样即可消除长连“0”现象。为了便于识别V脉冲，使V脉冲极性与前一个“1”脉冲极性相同，这样就破坏了AMI码极性交替的规律，所以V脉冲为破坏脉冲，把V脉冲与前3个连“0”称为破坏节“000V”；（3）为保证最终脉冲序列无直流分量，则插入的破坏点之间也要保证极性交替变化；（4）为了保证（2）、（3）两条件成立，必须使相邻的破坏点之间有奇数个“1”码。如果原序列中破坏点的“1”码为偶数个，则必须补为奇数，即将破坏节中的第一个“0”码变为“1”，用B脉冲表示，这时破坏节变为“B00V”。B脉冲极性与前一“1”脉冲极性相反，而B脉冲极性与V脉冲极性相同。2、解码原理每个破坏点总与前一非“0”码元同极性。也就是说，从接收到的信号中找到破坏点V很容易，而V码及其前面三个码元必为连续的三个“0”，从而将恢复四个连“0”，再讲所有–1变为+1后即可得到原码。3、编译码电路编译码系统组成框图如下图一所示。图 一 AMI/编译码模块组成框图当它的第三脚（）接+5V时为编译码器。编码时，需输入NRZ码及时钟信号，CD22103编码输出两路并行信号（15脚TPD03）和（14脚TPD04），他们都是半占空比的正脉冲信号，分别与AMI和码的正极性信号及负极性信号相对应。这两路信号通过一个差分放大器（UD02A）后，得到AMI或码。通过由运算放大器构成的相加器（UD02B），输出码的单极性码输出（TPD08）。译码时，需将AMI或码变换成两路单极性信号分别送到CD22103的第11、13脚，此任务由双/单变换电路来完成。通常译码之后TPD07与TPD01的波形一致，但由于当前的输出码字可能与前4个码字有关，因而的编译码时延较大。该模块内各点测试点的安排如下①TPD01：编码输入数据（256kbps）②TPD02：256kHz编码输入时钟（256kHz）③TPD03：输出+④TPD04：输出–⑤TPD05：输出（双极性码）⑥TPD06：译码输入时钟（256kHz）⑦TPD07：译码输出数据（256kbps）⑧TPD08：输出（单极性码）4、定时提取原理位定时提取电路采用锁相环方法。在系统工作中锁相环年将接收端的256kHz时钟锁定在发端的256kHz的时钟上，来获得系统的同步时钟，如接收的同步时钟及后续电路同步时钟。该锁相环模块的框图见图二。输入端的带通滤波器是由运算放大器及阻容器件组成的有源带通滤波器，中心频率为256kHz时钟信号，输出的信号是一个幅度和周期都不恒定的准正弦信号。对此信号进行限幅放大处理后得到幅度恒定、周期变化的脉冲信号，但仍不能将此信号作为译码器的位同步信号。经UP04A和UP04A两个除二分频器（共四分频）变为64kHz信号，进入UP01鉴相输入A脚；VCO输出的512kHz输出信号经UP02进行八分频变为64kHz信号，送入UP01的鉴相输入B脚。经UP01内部鉴相之后的误差控制信号经环路滤波器滤波送入UP01的压控振荡器输入端。正常时，VCO锁定在外来的256kHz频率上。图 二 锁相环组成框图该模块内各点测试点的安排如下①TPP01：256kHz带通滤波器输出②TPP02：隔离放大器输出③TPP03：鉴相器A输入信号（64kHz）④TPP04：VCO输出信号（512kHz）⑤TPP05：鉴相器B输入信号（64kHz）⑥TPP06：环路滤波器输出⑦TPP07：锁定指示检测（锁定时为高电平）⑧TPD08：输出（单极性码）四、实验内容1、码变换规则验证首先将输入信号的选择跳线开关KD01设置在M位置(右端)、单/双极性码输出选择