EDA技术_项目7_分频器.pptVIP

上次实验讲评 计数显示译码 存在问题 很多同学不清楚控制信号复位，使能，预置，可逆的含义和之间的关系。 许多同学仍然抄袭书本，没有自己动脑筋。例如实验指导书中存在错误，没有发现。 自己编程的同学，对程序理解不够深刻。 为什么要使用UNSIGNED.ALL LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; 原因 VHDL是一种强数据类型语言。 要求设计实体中的每一个常数、信号、变量、 函数以及设定的各种参量都必须具有确定的数据类型，并且相同数据类型的量才能互相传递和作用。 对于算术运算符,如“+”，“-”等，要求操作数必须是整型。对于不是整型的数据要进行算术运算，就必须把非整型数据转换为整型数据。 因此，就必须打开STD_LOGIC_UNSIGNED这个程序包。 转换函数表 P34 分频器 1.分频器的概念 分频器是一般是用于音箱内的一种电路装置，是指将不同频段的信号区分开来，用以将输入的音乐信号分离成高音、中音、低音等不同部分，然后分别送入相应的高、中、低音喇叭单元中重放。分频器是音箱中的“大脑”，对音质的好坏至关重要。功放输出的音乐讯号必须经过分频器中的各滤波元件处理，让各单元特定频率的讯号通过。好音箱的分频器，能有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能使高、中、低音播放出来的音乐层次分明、合拍，明朗、舒适、宽广、自然的音质效果。 本课程涉及的分频器是用于降低频率，如输入为12HZ的信号进行12分频输出为1HZ的信号，就是12分频器，或者称这个分频器的分频比是1：12。 2.占空比(DUTY CYCLE) 占空比在电信领域中有如下含义：在一串理想的脉冲序列中（如方波），正脉冲的持续时间与脉冲总周期的比值。例如：正脉冲宽度1ΜS，信号周期4ΜS的脉冲序列占空比为0.25或者为1：4。 使用VHDL基本语句设计分频器电路 分频器电路在VHDL中一般采用计数器进行描述。根据要求的分频比和占空比的不同，相应的描述方法也不同。 1. 分频比是2的整数次幂，占空比是0.5 例7.1 对时钟信号CLK进行2分频，4分频，8分频，16分频。 ARCHITECTURE RTL OF CLK_DIV IS SIGNAL COUNT : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK) BEGIN IF (CLK’EVENT AND CLK=’1’) THEN IF(COUNT=”1111”) THEN COUNT = (OTHERS =’0’); ELSE COUNT = COUNT +1; END IF ; END IF ; END PROCESS; CLK_DIV2 = COUNT(0);CLK_DIV4 = COUNT(1); CLK_DIV8 = COUNT(2);CLK_DIV16 = COUNT(3); END RTL; 2. 分频比不是2的整数次幂，但是偶数，占空比是0.5 例7.2 对时钟信号CLK进行6分频。 ARCHITECTURE RTL OF CLK_DIV IS SIGNAL COUNT : STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL CLK_TEMP : STD_LOGIC; BEGIN PROCESS(CLK) BEGIN IF (CLK’EVENT AND CLK=’1’) THEN IF(COUNT=”10”) THEN COUNT = (OTHERS =’0’); CLK_TEMP =NOT CLK_TEMP; ELSE COUNT = COUNT +1; END IF ; END IF ;END PROCESS; CLK_DIV6 = CLK_TEMP; END RTL; 3. 分频比是偶数，占空比是和分频比相同。 例7.3 将输入的时钟信号进行16分频，分频信号的占空比为 1：15。 ARCHITECTURE RTL OF CLK_DIV IS SIGNAL COUNT : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK) BEGIN