quartus调用modelsim.docVIP

verilog文件Modelsim_test.v module modelsim_test(clk,rst_n,div); input clk; //系统时钟 input rst_n; //复位信号，低有效 output div; //2 分频信号 reg div; always @ (posedge clk or negedge rst_n) if(!rst_n) div = 1b0; else div = ~div; endmodule 测试文件just_test.vt module just_test; // Inputs reg clk; reg rst_n; // Output wire div; modelsim_test u1( .clk(clk), .rst_n(rst_n), .div(div) ); initial begin clk = 0; forever #10 clk = ~clk; //产生50MHz 的时钟 end initial begin rst_n = 0; #1000 rst_n = 1; //上电后1us 复位信号 #1000; $stop; end Endmodule 建立工程后，编译文件。 配置modelsim路径：注意最后的那个’\’(弄了半天发现少了个\) 选择testbench文件 最后调用modelsim Modelsim仿真图如下： 8分频： module modelsim_test(clk,rst_n,div); input clk; //系统时钟 input rst_n; //复位信号，低有效 output div; //2 分频信号 reg div; integer i=0; always @ (posedge clk or negedge rst_n) begin if(!rst_n) div = 0; else begin i=i+1; if(i == 4) begin div = ~div; i=0; end end end endmodule 二选一： module modelsim_test(c,sl,a,b); input a,b,sl; output c; reg c; always @ (a or b or sl) begin if(sl==1) c=a; else c=b; end endmodule Testbench module just_test; reg a,b,sl; wire c; modelsim_test u1(c,sl,a,b); initial begin a=0; b=1; sl=0; #50; a=0; b=1; sl=1; #50; $stop; end endmodule