第5章锁存器和触发器.ppt

主锁存器与从锁存器结构相同 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 5.3.1 主从触发器 1、工作原理 TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 5.3.1 主从触发器 1、工作原理 (2) CP由0跳变到1 : =0，C=1， 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG3导通，TG4断开——主锁存器Q?的信号送Q端。 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 5.3.1 主从触发器 1、工作原理 1 CP C C TG ≥1 TG C C C C Q′ D TG C C C C Q Q Q′ TG1 TG2 TG3 TG4 G1 G3 G2 G4 1 1 ≥1 1 1 ≥1 TG ≥1 1 1 RD SD 2、典型集成电路 74HC/HCT74中D触发器的逻辑图 74HC/HCT74的功能表 S R 1D C1 D CP SD RD Q Q 74HC/HCT74中D触发器的逻辑符号 H L L* H H L H × × H L H H × × L L L H H* H H H L × × L H Qn+1 D CP RD Q D CP RD Qn+1 SD Q SD 输 出 输 入 输 出 输 入 5.3.2 维持阻塞触发器 1、工作原理 CP D Q4 Q3 Q2 Q1 G4 G3 G2 G1 G6 G5 Q Q R S 置1维持线 置0阻塞线 置1阻塞线、置0维持线 0 1 1 1 保持 D D D信号进入触发器，为触发器状态刷新做好准备 S=Q2=Q1=D R=Q3=Q4=D Q=1时Q2=0，G1G3封锁，Q2至G1的反馈线使Q1=1 Q2至G3的反馈线使Q3=1，D信号的变化不会改变Q3，阻塞了D端输入的置0信号 Q=0时Q3=0，G4封锁，使Q4=1，阻塞D信号进入触发器的路径，又与CP=1，Q2=1共同作用，将Q3维持为0，而将触发器维持在0状态， 2、典型集成电路 CP D Q4 Q3 Q2 Q1 Q Q RD SD 74F74中D触发器的逻辑图 5.3.3 利用传输延迟的触发器 CP Q Q J K ≥1 ≥1 G3 G4 G23 G13 G12 G21 G11 G22 R S 0 1、工作原理 1 2、典型集成电路 74F112的功能表 74F112中JK触发器的逻辑符号 H* H* L* L* J × × × J Qn Qn L* H H L H × × H L L Qn H Qn L* H* H H H H H H × × L L H L H* H H H L × × L H Qn+1 K CP RD Q K CP RD Qn+1 SD Q SD 输 出 输 入 输 出 输 入 S R 1K C1 K CP SD RD Q Q 1J J 5.3.4 触发器的动态特性 动态特性反映其触发器对输入信号和时钟信号间的时间要求， 以及输出状态对时钟信号响应的延迟时间。 建立时间 保持时间 脉冲宽度 传输延时时间 传输延时时间 保持时间tH ：保证D状态可靠地传送到Q 建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触发器状态得到正确的转换。 最高触发频率fcmax ：触发器内部都要完成一系列动作，需要一定的时间延迟，所以对于CP最高工作频率有一个限制。 触发脉冲宽度tW ：保证内部各门正确翻转。 传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间 5.3.4 触发器的动态特性 5.4 触发器的逻辑功能 5.4.1 D触发器 5.4.2 JK触发器 5.4.3 T触发器 5.4.4 SR触发器 5.4.5 D触发器功能的转换 退出 现态 触发器在每次时钟脉冲触发沿到来之前的状态。 次态 触发器在每次时钟脉冲触发沿到来之后的状态。 触发器的逻辑功能 是指次态与现态、输入信号之间的逻辑关系，可用特性表，特性方程或状态转换图来描述。 1D C1 Q Q D CP 1T C1 Q Q T CP 1J C1 Q Q J CP 1K K 1S C1 Q Q S CP 1R R D触发器 JK触发器 T触发器 SR触发器 注意 触发器的逻辑功能与电路结构是两个不同的概念。同一逻辑功能的触发器可由不同的电路结构来实现。 5.4.1 D触发器 1、特性表 0 1