第5章组合逻辑、时序逻辑的Verilog语言描述(已排)讲解.pptVIP

华中科技大学电子系郑朝霞 第5章 组合逻辑、时序逻辑的 Verilog 语言描述 主讲教师：刘政林 童乔凌 硬件描述语言和数字系统设计 * 5.1 组合逻辑、时序逻辑的Verilog语言描述 5.2 锁存器 LATCH 与 D触发器的Verilog语言描述与电路特点 主要内容： * 5.1 组合逻辑、时序逻辑的Verilog 语言描述 知识点： 5.1.1 组合逻辑电路的连续赋值实现 5.1.2 组合逻辑电路的always过程块实现 5.1.3 时序逻辑电路的always过程块实现 * 5.1.1 组合逻辑电路的连续赋值实现 以2路选择器为例： module mux2to1( a, b, sel, out); input a, b; input sel; output out; assign out = (sel) ? b:a; endmodule 注意： 连续赋值语句的被赋值变量只能是线网wire型。 * 5.1.2 组合逻辑电路的always过程块实现 仍然以2路选择器为例： module mux2to1( a, b, sel, out); input a, b; input sel; output out; reg out； always @(sel or a or b) out = (sel) ? b:a; endmodule 注意： 过程块描述的组合逻辑电路： 1. 被赋值变量只能是reg型； 2. 触发方式采用电平触发； 3. always@( )引导的敏感量要完整。 * always过程块与连续赋值语句描述的组合逻辑电路效果相同 两种方法描述的2路选择器电路均相同， 综合工具根据Verilog代码综合自动生成的电路均为下图所示： * 5.1.3 时序逻辑电路的always过程块实现 module DFF(clk, rst, d ,q); input clk, rst ,d; output q; reg q; always @( posedge clk) if (rst) q = 1b0; else q = d; endmodule 注意：1. 过程块描述的时序逻辑电路，其敏感量采用边沿触发； 2. 为了避免竞争，描述时序电路只能用非阻塞赋值，不能用阻塞赋值。 问题： 为什么描述时序逻辑要采用边沿触发的方式？ * 5.2 锁存器 LATCH 与 D触发器的Verilog语言描述与电路特点 知识点： 5.2.1 Verilog语言中锁存器(latch)的产生 5.2.2 锁存器-综合情况 5.2.3 CMOS工艺下锁存器的电路结构 5.2.4 锁存器工作过程分析 5.2.5 D触发器的Verilog描述 5.2.6 D触发器-工作过程分析 5.2.7 总结 * module latch (data, enable, q); input data, enable; output q; reg q; always @( enable or data) if (enable) q = data; // enable为低电平的情况没有定义 endmodule 在always过程块所描述的组合逻辑电路中，所使用的条件语句如果没有说明全部条件，将产生latch锁存器，例： 5.2.1 Verilog语言中锁存器(latch)的产生 * 综合工具Leonardo所报的Warning信息: Warning, q is not always assigned. Storage may be needed.. 5.2.2 锁存器-综合情况 注意：锁存器是在敏感量为电平触发方式的组合逻辑电路中产生的。 * 问题:为什么锁存器要在电平触发方式下生成？ 5.2.3 CMOS工艺下锁存器的电路结构 * 5.2.4 锁存器-工作过程分析 分析：因为当 clk 为高电平1时, 传输门T1导通，输入端d到输出端q形成通路，所以输出q能够反映输入端d的信号； 而当 clk变为低电平0时,导致传输门T1关断，输出q就不能反映输入端口d的信号,此时由于传输门T2的导通