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数字电路与数字逻辑大型实验报告 姓名 *** 学号 201303090104 指导教师 贾立新 专业班级 电信1101 学 院 信息学院 提交日期 2013年9 月 2 日 一、实验内容 1. 12进制计数器设计。 2. 数字频率计的设计。 二．12进制计数器设计 1.设计要求 用74LS192设计12进制加法计数器，计数值从01~12循环，用7段LED数码管显示计数值。 2.原理图设计 图1 12进制加法计数器设计原理图 12进制加法计数器原理图如图1所示。 说明：12进制加法器在制作过程中需要用到2个74ls192的计数器，分别用以表示数字的十位和个位。将两个计数器的LON、CUR分别接地，由于我们是从01~12计数的，所以我们必须在同步置数段输之后在表示个位计数器的up段接入cp脉冲，将表示十位的up端与表个位的CON端相连。由于74ls192是进行异步清零的，所以实际是计数到13才会表示为12进制，则将3个分别输出为1的输出端作为一个与非门的输入，与非门输出接两个计数器的LON端。最后将计数器的输出端分别于数码管的输入端口依次相连。则完成设计。 3.操作步骤 1、打开原理图界面，设计完成原理图； 2、原理图设计完成后，点击编译键，同时创建工程，指定目标器为 CycloneII，选择EP2C35F672C6型号，保存文件在工程中。之后对其进行 译，看是否存在设计错误； 3、当编译通过后，开始进仿真。首先新建一个.vwf文件，然后再工具栏Edit中设置网格宽度和结束时间。然后在列表空白处右击鼠标在Node Finder中，点击List选择仿真需要的量，之后设置输入量的波形。开始仿真，获得波形，观察是否符合要求，如果合理，则截图保存； 4、在进行管脚锁定的时候，先在工具栏的Assignments中选中Pin菜单，弹出界面，查找课本在location栏中依次输入相应选中的DE2的管脚，操作完成之后； 5、点击工具栏的Tool中，点击programmer，弹出界面，在Hardware Setting中选择USB-Blaster，之后将编辑模式设为JTAG，并在Program/Configure复选框打√，最后点击start 开始下载。进度达到100时下载完成； 7. 在DE2板子上面，点击按键，观察LED上面是否显示为01~12的数字。 三．4位数字频率计（4位数字乘法器）设计 1.设计要求 设计4位数字频率计，测频范围0000~9999Hz。 说明：当闸门信号（宽度为1S的正脉冲）到来时，闸门开通，被测信号通过闸门送到计数器，计数器开始计数，当闸门信号结束时，计数器停止计数，由于闸门开通的时间为1S,计数器的计数值就是被测信号的频率，为了是测得的频率值准确，在闸门开通之前，计数器要清零。为了使显示电路稳定的显示频率值，在计数器和显示电路之间加上锁存器，计数结束时，将计数值通过锁存信号送入锁存器。 图2 数字频率计原理框图 说明：在闸门信号之前首先要保证有一个清零信号，被测信号在闸门信号区段进行计数，当离开闸门信号后，又会出现一个锁存信号，将所计数的数值送入锁存器中保留。 图3 数字频率计原理框图工作时序 3．数字频率计顶层原理图设计 图4 数字频率计顶层原理图 说明：图中共有四部分，分别是四个十进制计数器组成的0~9999的10000进制的计数器，四个锁存器，以保存来自计数器的信息，四个译码器将来自锁存器的信息转换显示在数码管上，以及一个频率计控制器，以产生满足时序要求的控制信号。 4.数字频率计底层模块仿真 （1）计数器模块仿真 图5 计数器模块仿真结果 说明：cnt10所编写的是一个十进制加法计数器，其中clk是一个脉冲信号，当为上升沿时输出加1，clr为异步清零的信号，cs为闸门信号，即在闸门信号内，允许计数，闸门信号外不再计数。计数范围在0~9之间，当计数为9后，co为进位信号出现一个上升沿，计数信号从零开始。 （2）锁存器模块仿真 图6 锁存器模块仿真结果 说明：lock所编写的效果相当于一个锁存器，clk是一个时钟信号信号，dd为一个四位二进制数字信号，当dd输入信号时，依次锁存起来，在输出qq上得到显示。 （3）显示译码模块仿真结果 图7 显示译码模块仿真结果 说明：decoder