2.2CMOS逻辑部件.pptVIP

2.2 CMOS逻辑部件 CMOS倒相器是CMOS门电路中最基本的逻辑部件，大多数的逻辑门电路均可通过等效倒相器进行基本设计，再通过适当的变换，完成最终的逻辑门电路中具体晶体管尺寸的计算。所以，基本倒相器的设计是逻辑部件设计的基础。 CMOS倒相器的具电路 如图2-17所示，它是典 型的CMOS结构，由一个 NMOS晶体管和一个 PMOS晶体管配对构成， 两个器件的漏极相连，栅 极相连。NMOS晶体管的 衬底与它的源极相连并接 地，PMOS晶体管的衬底 与它的源极相连并接电源，图中，CL为倒相器的负载电容。 在一定的工艺条件下，倒相器的设计，关键是对晶体管的尺寸(W／L)的设计，并由确定的沟道长度L，获得沟道宽度的具体数值。 可以应用上升时间tr与下降时间tf公式计算器件的宽长比(W／L)。所谓的上升时间tr是指在输入阶跃波的条件下，输出信号从0.1VDD上升到0.9VDD所需的时间，下降时间tf则指的是在输入阶跃波的条件下，输出信号从0.9VDD下降到0.1VDD所需的时间。 当输出信号的幅度变化只能从 0.1VDD~0.9VDD时，则输出信号的周期就为上升与下降时间之和，且信号成为锯齿波，这时所对应的信号频率被认为是倒相器的最高工作频率。在实际的设计中，通常要预留一定的设计余量，当确定了信号的最高工作频率要求后，在考虑了余量后就可以获得上升时间与下降时间的数值，根据工艺提供的器件的阈值电压数值、栅氧化层厚度等参数，即可以计算倒相器的NMOS和PMOS晶体管的具体尺寸。 通常在设计倒相器时，要求输出波形对称，也就是tr=tf，因为是在同一工艺条件下加工，NMOS和PMOS的栅氧化层的厚度相同，如果NMOS和PMOS的阈值电压数值相等，则KP=KN。由导电因子的表达式可以得到如下结论：此时的 。由此可 以得到一个在这种条件下的简便计算方法：只要计算tf， 并由此计算得到NMOS管的宽长比(W／L)N，将此值乘2.5就是PMOS管的 (W／L)P，反之也行。 n-Si和p-Si体内迁移率分别是： n-Si和p-Si表面有效迁移率还不到体内迁移率的一半，并且与晶向有关。 大于 具体数值与硅表面状况有关。MOS工艺常选用(100)晶向的单晶做衬底，工程上近似认为 2.2.2 CMOS与非门和或非门的结构及其等效倒相器设计方法 二输入与非门和二输入或非门电路结构如图2-18所示，两个PMOS管并联与两个串联的NMOS管相连构成了二输入与非门，两个NMOS管并联与两个串联的PMOS相连构成了二输入或非门。对于与非门，当INA(INB)为低电平时，M2(M1)导通，M3(M4)截止，形成从VDD到输出OUT的通路，阻断了OUT到地的通路，这时相当于一个有限的PMOS管导通电阻(称为上拉电阻)和一个无穷大的NMOS管的截止电阻(尽管有一个NMOS管在导通态，但因为串联电阻值取决于大电阻，从OUT看进去的NMOS管电阻仍是无穷大)的串联分压电路，输出为高电平(VDD)。 如果INA和INB均为低电平，则为两个导通的PMOS管并联，等效的上拉电阻更小，输出当然还是高电平。只有INA和INB均为高电平，使得两个NMOS管均导通，两个PMOS管均截止，形成了从OUT到地的通路，阻断了OUT到电源的通路，呈现一个有限的NMOS导通电阻(称为下拉电阻，其值为单个NMOS管导通电阻的两倍)和无穷大的PMOS管截止电阻的分压结果，输出为低电平。 对于或非门，由类似的分析可知，当INA和INB同时为低电平时，分压的结果使得输出为高电平，当INA和INB有一个为高电平或两个都为高电平时，MOS管电阻分压的结果是输出为低电平，只不过两个NMOS管全导通时(并联关系)的等效下拉电阻是单管导通电阻的一半。 对于多输入的与非门和或非门，在结构上仅是串联或并联的晶体管数量的变化，电路中各类型MOS晶体管的连接关系没有变化。 值得注意的是，输入变量的数目并不是随意的。串联结构的器件将存在衬底偏置效应。从图2-18(a)上可以看到在与非门中的NMOS管的衬底都是连接到地，而M3的源端电位并不为0，这样，M3就存在衬底偏置效应，它的阈值电压将提高，相应的导通过程变缓。输入端越多，串联的NMOS晶体管越多，最上边的NMOS管衬底偏置越严重，对信号的响应越滞后。在或非门中有类似的情况，只不过衬底偏置效应发生在串联的PMOS管上，越下边的PMOS越严重。通常输入端子数不超过四个。 2.2.3 其他CMOS逻辑门 1．CMOS组合逻辑单元 从上面的介绍可以看到，CMOS门电路结构非常简单，便