计算机组成原理第5章部分习题参考答案.docVIP

第五章部分习题参考答案 【5-10】一个1K * 8的存储芯片需要多少根地址线，数据输入输出线？ 解： n = log21024 = 10 根。由于一次可读写8位数据，所以需要8根数据输入输出线。 【5-11】某计算机字长32位，存储容量64KB，按字编址的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况？ 解： 因为字长32位，所以64KB = 16KW，要表示16K个存储单元，需要14根地址线。所以按字编址的寻址范围是0000H ～ 3FFFH 。 若按字节编址，假设采用PC机常用的小端方案，则主存示意图如下： 【5-13】现有1024×1的存储芯片，若用它组成容量为16K×8的存储器。试求： 实现该存储器所需芯片数量 若将这些芯片分装在若干块板上，每块板的容量是4K×8，该存储器所需的地址线的总位数是多少？其中几位用于选板？几位用于选片？几位用作片内地址？ 解： (1)需要16组来构成16K，共需芯片16×8 = 128片 (2)需要的地址线总位数是14位。因为共需4块板，所以2位用来选板，板内地址12位，片内地址10位。 每块板的结构如下图 4块板共同组成16K×8存储器的结构图 【5-15】某半导体存储器容量16K×8，可选SRAM芯片的容量为 4K ×4；地址总线A15～A0(A0为最低位)，双向数据总线D7～D0，由R/W线控制读写。设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑和片选信号的极性。 解： 注：采用全译码方式方案 片选 片内地址 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 4K0 4K 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 4K0 4K 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 4K1 4K 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 4K0 4K 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 由以上真值表可知，采用全译码方式，A15，A14恒为0，A13，A12为00，01，10，11时分别选定4组不同的4K的RAM芯片。可以写出片选逻辑表达式 【5-17】用容量为16K×1的DRAM芯片构成64KB的存储器 画出该存储器的结构框图 设存储器的读写周期均为0.5微秒，CPU在1微秒内至少要访存一次，试问采用哪种刷新方式比较合理？相邻两行之间的刷新间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？ 解： 结构框图如下(若看不清可以从”视图”菜单中调整显示比例) 由于存储器芯片规格为16K×1，所以，其芯片内部的存储矩阵是128×128的存储矩阵。 若采用集中刷新方式，则死区为0.5×128 = 64微秒。而CPU 1微秒至少访存一次，长达64微秒的死区显然极为不合理。 若采用分散刷新方式，则需要将系统存取周期增加至1微秒，降低了整机速度，且刷新过于频繁。 所以，应该采用异步刷新方式，假设允许的最大刷新间隔是2ms,则相邻两行刷新间隔为2ms / 128 = 15.625微秒。全部存储单元刷新一遍实际时间是 0.5 * 128 = 64微秒 【5-18】有一个8位机，采用单总线结构，地址总线16位(A15～A0)，数据总线8位(D7～D0),控制总线与主存有关的信号有(低电平有效允许访存)和R/(高电平为读命令，低电平为写命令)。 主存地址分配如下：从0～8191为系统程序区，有ROM芯片组成；从8192~32767为用户程序区；最后(最大地址)2K地址空间为系统程序工作区(上述地址均为十进制，按字节编址)。 现有下列存储芯片：8K×8的ROM，16K×1，2K×8，4K×8，8K×8的SRAM。从上述规格中选用芯片设计该机的存储器，画出主存的连接框图，并注意画出片选逻辑及与CPU的连接。 解：注：该题首先应将十进制的单元数转换成对应的地址空间。 可得系统程序区为0000H～1FFFH（8191）(8K)，用户程序区2000H～7FFFH(24K)，程序工作区8000H～87FFH(2K)。所以，选用8K×8 ROM一片，8K×8 RAM 3片，2K×8 RAM 1片。 片选 片内地址 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 8K0 8K 0 0 0