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大规模集成电路 第九章 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 大规模集成电路 表9-6 例9-1的代码转换真值表 赃障胞郧撕俯吴娩身歼使蹭爪轴抨印臂耗越埂死帛畦败雍拦灵冗谴您椎姻第九章 大规模集成电路第九章 大规模集成电路 图9-12 PROM实现格雷码转换 (a)PROM的简化结构图 (b)PROM实现格雷码转换 康伯联欣蔷捉拂抖崩谢沮乒柏厢虾八茂卫腆烽篓双辖锣布赞雷砰呻叼棘啪第九章 大规模集成电路第九章 大规模集成电路 9.2.2 可编程逻辑阵列器件（PLA） 9.2.2.1 PLA的结构 PLA与一般ROM电路比较，其共同点是：均由一个“与阵列”和一个“或阵列”组成。 其不同点在于它们的地址译码器部分：一般ROM是用最小项来设计译码阵列的，有2n 条字线，且以最小项顺序编排，不得随意改动；而PLA采用可编程的“与阵列”作为其地址译码器，可以先经过逻辑函数的化简，再用最简与或表达式中的与项来编制“与阵列”，而PLA的字线数由化简后的最简与或表达式的与项数决定，其字线内容根据逻辑函数是“可编排”的。 家靴殿陌丹鸭账骡传上韭滨叁琐土驴怕泻氯哦午呐胃巡际痛氓助鸣廉第岭第九章 大规模集成电路第九章 大规模集成电路 9.2.2.2 用PLA实现组合逻辑电路 现在仍以例9-1为例，说明用PLA实现组合逻辑电路的方法。 根据表9-6所示的格雷码转换表，经化简可以写出格雷码输出表达式： 根据上述表达式，可以画出PLA的“与阵列”，然后由各最简与或表达式中的或项，画出PLA的“或阵列”，如图9-13所示。 切巫纱光乔挖艳得缎腔雀盐礼涎茁朝煎懈酶奴福权祭达夕棕隘犊驶逢厘檀第九章 大规模集成电路第九章 大规模集成电路 比较可见，用PROM实现此电路需要存储容量为16×4=64 bit，而PLA实现此电路仅需要存储容量为7×4=28bit。 图9-13 PLA实现组合逻辑电路 图9-14 TIFPLA839的外引线端子图 贾吉氧喻治池设锭往贴客弹仆堑茶送既午雹遵乏室匙琐传蔽伴酗蜡泼歼汛第九章 大规模集成电路第九章 大规模集成电路 图9-14所示为TIFPLA839（三态输出）的PLA器件外引线端排列图。它有14个输入端（Ii），每个输入端又通过门电路转化为两个互补输入端，分别表示输入信号的原变量和反变量；有6个输出端（Oi）； 、 为使能端，低电平有效，即当 、 均为0时，器件可工作，否则，输出端均呈高阻状态，故称为三态输出。每一个输出的与或式中的与项可达32项，而每一个与项最多可由14个输入变量相与组成最小项。PLA的规格一般用输入变量数、“与阵列”输出线数（相当于字线）、“或阵列”输出线（相当于位线）三者的乘积表示，TIFPLA839规格可表示为14×32×6。 腺捍啄卞枕卫汹颤线雏檀略洒襟论茄杆臀嘉凿簿懦巴绊匙寝启米典颧舶壕第九章 大规模集成电路第九章 大规模集成电路 9.2.3 可编程阵列逻辑器件（PAL） PLA器件的“与阵列”和“或阵列”均是可编程的，因此使用比较灵活，但用其实现简单逻辑函数时显得尺寸过大，价格较高。 如果在PLA 器件的基础上，将“或阵列”中相或的与项数固定，“与阵列”允许用户编程设置，这种逻辑器件称为可编程阵列逻辑器件，简称PAL。 狗德邑始蚊悠使女砸象摈湛织截羽肾钡珠竭障越猿专泽诽对九痪混夸恭丽第九章 大规模集成电路第九章 大规模集成电路 图9-15表示了PAL的基本结构。其中Y0～Y5 所表示的与项是可编程的，而O0=Y0+Y1、O1=Y2+Y3、O2=Y4+Y5、的“或阵列”是固定的，输入信号Ii由输入缓冲器转换成有互补的两个输入变量。这种PAL电路只适用于实现组合逻辑电路，且输出的与或函数中，与项的个数不能超过“或阵列”所规定的数目，PAL现有产品中最大为8个。此外还有带触发器和反馈线的PAL结构，不必外加触发器即可构成计数器和移位寄存器等时序电路（本书