数字电路部分二-时序逻辑电路-王翰卓.docVIP

第七章 时序逻辑电路 7.1 常见触发器的功能验证 7.1.1 SR触发器 74LS279为两个SR触发器的集成芯片。1S1和1S2为一个触发器的两个接口。连接电路如图，可验证SR触发器的功能。 7.1.2 JK触发器 通过逻辑分析仪，观察J和K输入的跳变对输出波形的影响。实验的一个结果如下。 7.1.3 D触发器 用D触发器构成一个二分频电路。 将Q’接回到D上，用逻辑分析仪对比ClK与Q的波形频率。结果如图- 7.2 常用时序逻辑电路及其相关设计 7.2.1 寄存器 应用双向移位寄存器74LS194改串行输入改为并行输出。 SL、SR为串行的数据输入端，S1S0=00时保持，S1S0=11时置数，S1S0=10时左移串行输入，由高位移向低位，S1S0=01时右移串行输入，由低位移向高位。例如下面用左移方式，将SL产生的四个数据并行输出。 Word Generator设置为Burst模式。 7.2.2 计数器 7.2.2.1 用74LS160设计一个六进制的计数器。 应用异步置零的方法，当QDQCQBQA=0110时，使异步置零端CLR’=0。为保证置零的有效性，加入了改进电路-SR触发器，使输出为6的CLOCK下降沿到来后的整个低电平期间触发器输出恒为低电平。 采用同步置数法，将四个输入ABCD接为低电平，QDQCQBQA=0101时LOAD’=0。 7.2.2.2 验证74LS290的功能 74LS290为2-5-10进制计数器。R01=R02=1，S01=S02=0时，输出为0，R01=R02=0，S01=S02=1时输出为9。S和R都置为0时正常计数。 INA接入clock后，实现二进制计数；INB接入clock后，实现五进制计数；INB接到QA，INA接clock时，实现十进制计数。 如下电路通过开关的切换可以实现不同的计数和置数功能。 7.3 时序逻辑电路的设计 7.3.1 同步时序逻辑电路的设计 7.3.1.1 同步时序逻辑电路的状态化简 设计一个串行输入的数据检测器，连续输入3个或3个以上1时输出为1，其他情况下输出为0。 分析： 先将该问题抽象出状态转换图。设输入为X，输出为Y。电路在没有输入1之前状态为S0，输入一个1后状态为S1，连输两个1，变为S2，输入3个或3个以上1后转为S3。 1/0 0/0 0/0 0/0 X/Y 0/0 1/0 1/1 1/1 S2和S3在相同的输入下有相同的输出，且指向同一个次态，故状态图可化简如下- 1/0 0/0 0/0 0/0 1/0 1/1 画出Q1*Q0*/Y的卡诺图- X Q1Q0 00 01 11 10 0 00/0 00/0 xx/x 00/0 1 01/0 10/0 xx/x 10/1 将该卡诺图分解为Q1* Q0* Y 三个卡诺图，得到状态方程- 选用JK触发器，可得 连接电路如图- 7.3.1.2 同步时序逻辑电路的自启动的设计 设计一个七进制计数器，要求它能够自启动。已知该计数器的状态转换图及编码如图所示。 /0 /0 /0 /c /1 /0 /0 /0 分析： 先画出次态Q1*Q2*Q3*的卡诺图- Q1 Q2Q3 00 01 11 10 0 xxx 100 001 101 1 010 110 011 111 需要对此卡诺图进行修改使得无效状态000的次态可以进入有效状态，如将xxx修改为010，之后化简结果为- Q1Q2Q3=011时C=1，故C=Q1’Q2Q3 仍选用JK触发器，连接电路。可实验通过异步置零端将状态置零，看是否可以进入有效循环状态。 7.3.2 异步时序逻辑电路的设计 用异步时序逻辑电路的设计方法，设计一个8421码的异步十进制减法计数器。 分析： 与同步时序逻辑电路不同，异步时序逻辑电路的各个触发器不采用统一的激励源作为触发脉冲，有的