第6章 基于HDL的设计输入.pptVIP

基于HDL的设计输入-创建基于HDL的模块 在窗口左边选择VHDL Module，其它选项分别完成调试文件建立、IP核建立、用户约束文件建立、原理图建立、状态图建立、HDL文件建立、HDL测试文件建立、HDL库建立和HDL测试波形文件建立。在File name下面的输入框输入debounce文件名，然后点击下一步，出现新文件向导对话框，此时可以进行下列选择，可以通过该向导输入端口的名字和方向，选择是否总线，如果是总线，还需要指明宽度。读者也可以在HDL文件中自己输入，当使用在VHDL中手工添加这种方式的时候，直接单击next按钮即可；否则需要在该界面内指定端口参数。最后，单击完成（finish）按钮生成新文件； 第六章 基于HDL的设计输入-创建基于HDL的模块 图6.7 新建文件向导窗口 第六章 基于HDL的设计输入-创建基于HDL的模块 2、如图6.8所示，在ISE的工作区空间，给出使用ISE文件编辑器打开的debounce.vhd文件。可以看出，Xilinx的ISE工具生成了VHDL基本结构框架，这也是ISE具有强大设计功能的体现； 第六章 基于HDL的设计输入-创建基于HDL的模块 图6.8 ISE的文件编辑器界面 第六章 基于HDL的设计输入-创建基于HDL的模块 下面需要的是EDA设计人员需要将结构体空缺的下面的代码的添加到结构体中间。 architecture debounce_arch of debounce is signal int1, int2, int3 : std_logic; begin sig_out=sig_in or int1 or int2 or int3; process (clk) is begin 第六章 基于HDL的设计输入-创建基于HDL的模块 if rising_edge(clk) then int1 = sig_in; int2 = int1; int3 = int2; end if; end process; end debounce_arch; 输入完毕并保存文件，并对该设计文件按照前面的方法进行语法规则检查，直到综合完成为止，在综合过程如果出现错误，则需要对输入的设计文件进行检查。 第六章 基于HDL的设计输入- IP核产生和例化 IP核生成器（IP core generator）是一个用户图形交互界面工具，通过核产生器可以产生高层次设计模块，例如：存储器、数学函数、通讯和I/O接口的IP核。设计人员可以定制和优化这些IP核，这些IP核充分利用Xilinx的FPGA结构特征，例如：快速进位逻辑、SRL16s和分布式块RAM等。 第六章 基于HDL的设计输入 - timer_preset模块的生成 在本节中，通过IP核产生器生成timer_preset模块。该模块存储了64个值，这些值将来加载到定时器中。 1、在ISE主界面中选择Project-New Source，弹出New Source Wizard窗口，在该窗口中选择IP（Coregen Architecture Wizard），在File name field中输入timer_preset文件名，点击next按钮； 2、在弹出的New Source Wizard Select IP窗口，选择Memory Storage Elements。如图6.9所示，在该界面中选择“RAMs ROMs”，在展开项中选择distributed Memory Generator，点击next和finish按钮； 第六章 基于HDL的设计输入 - timer_preset模块的生成 3、弹出6.10的界面，在该界面中选择ROM的Depth，将其设置为64，然后选择Data Width，将其设置为20，然后将存储器的类型Memory Type设置为ROM，点击下一步； 4、将Input options和Output options设置为Non Registered（表示输入和输出不需要通 过锁存器进行锁存，可以看到在该界面窗口的左面的a[5:0]和spo[19:0]呈黑色显示，其余引脚呈灰色显示（黑色表示引脚在该次设计中有效，灰色表示引脚在该次设计中无效）；单击finish按钮。在IP核产生器生成IP核后，产生下面的文件，下面对这些文件的含义进行一些说明： 第六章 基于HDL的设计输入 - timer