电子工程科-- 同步二进制计数器 - 同步十进制计数器.pptVIP

* - 同步二进制计数器 - 同步十进制计数器 同步计数器的分析 -异步二进制计数器 -异步十进制计数器 异步计数器的时序图 同步计数器的分析 异步计数器的时序图 退出 分类 计数器 异步计数器 同步计数器 除了二进制、十进制计数器之外的其它进制的计数器 一、按计数进制分为：二进制、十进制、N进制。 二进制计数器： 按十进制数规律进行计数的电路 当输入计数脉冲到来时，按二进制数规律进行计数的电路 十进制计数器： N进制计数器： 减法计数器：也称递减计数器，每来一个计数脉冲，计数器 按计数规律减少1。 2、按计数器中触发器翻转时序的异同分为： 同步和异步计数器 同步计数器：构成计数器的所有触发器由统一的时钟脉冲CP控制 各触发器之间状态变化是同时进行的。 异步计数器：构成计数器的各触发器不采用统一的时钟脉冲CP控制 3、按计数增减分为：加法计数器、减法计数器 加法计数器：也称递增计数器，每来一个计数脉冲，计数器 按计数规律增加1。 Benefit Gap ??? ??(Governance) ????? 数值比较器 ??????(RIS) ?? ?? ???? ?? ??????? ?????? ??????? ???????? ????? 21C???? 计数器 同步和异步计数器 二进制计数器 二进制计数器 十进制计数器 十进制计数器 同步二进制加法计数器 同步计数器中，所有触发器的CP端是相连的，CP的每一个触发沿都会使所有的触发器状态更新。因此不能使用T’触发器。由JK触发器组成的4位同步二进制加法计数器，用下降沿触发。 例1 分析下图即加法3位同步加法计数器的工作原理 写方程： （2）驱动方程 （4）状态方程 （1）时钟方程 （3）输出方程 输 出 次态 现态 C 0 0 0 0 1 0 1 0 0 0 0 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 1 1 1 0 1 1 1 1 0 1 1 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 1 2.列状态转换真值表 将现态看成是输入变量，次态看成是输出函数 与或式（状态方程）→真值表（状态转换真值表） 3.逻辑功能 八进制计数器 同步二进制减法计数器 同步计数器中，所有触发器的CP端是相连的，CP的每 一个触发沿都会使所有的触发器状态更新。因此不能 使用T’触发器。在同步二进制减法计数器中存在一个 向高位借位的问题。 例2 分析下列3位减法计数器的逻辑电路。 写方程： （2）驱动方程 （4）状态方程 （1）时钟方程 （3）输出方程 2.列计数器状态转换真值表 输 出 次态 现态 B 0 1 1 1 0 1 0 1 0 1 1 1 0 1 1 1 1 1 1 1 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 0 1 1 0 1 1 0 1 0 0 0 1 0 0 0 0 1 1 1 0 0 1 0 同步十进制加法计数器 例3 分析下列同步十进制加法计数器逻辑电路： 写方程： （2）驱动方程 （4）状态方程 （1）时钟方程 （3）输出方程 2、列真值表 ： Y 0 0 0 0 1 0 1 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 1 1 1 0 1 1 1 0 0 0 0 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 1 1 1 1 0 0 0 3.十进制加法计数器时序图： 异步二进制加法计数器 控制触发器的CP端,只有当低位触发器Q由1→0(下降沿) 时,应向高位CP端输出一个进位信号（有效触发沿）,高 位触发器翻转，计数加1。 由JK触发器组成3位异步二进制加法计数器 JK触发器都接成T’触发器，下降沿触发。 1.逻辑电路图： （2）驱动方程 （1）时钟方程 （3）输出方程 （4）状态方程 异步置0端 2. 工作原理 上加负脉冲，各触发器都为0状态， 即Q3Q2Q1Q0＝0000状态。在计数过程中，为高电平。只要低位触发器由1状态翻到0状态，相邻高位触发器接收到有效CP触发沿，T′的状态便翻转。 Y 0 0