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状态图 时序图 （3）JK触发器→T＇触发器 在数字电路中，凡每来一个时钟脉冲就翻转一次的电路，都称为T＇触发器。 特性表 逻辑符号 T ＇触发器特性方程： 与JK触发器的特性方程比较，得： 电路图 变换T＇触发器的特性方程： 状态图 时序图 （4）JK触发器→RS触发器 RS触发器特性方程： 变换RS触发器的特性方程，使之形式与JK触发器的特性方程一致： 比较，得： 电路图 2、将D触发器转换为JK、T、 T＇和RS触发器 （1）D触发器→JK触发器 （2）D触发器→T触发器 （3）D触发器→T＇触发器 （4）D触发器→RS触发器 或 约束条件为RS＝0 3、将T 触发器转换为JK、 D 、 T＇和RS触发器 （1） T触发器→ JK触发器 利用 可得到T的激励方程： （2） T触发器→ D触发器 （3） T触发器→ T＇ 触发器 所以 所以 （4） T触发器→ RS触发器 所以 利用约束条件RS＝0，得: 4、将 RS触发器转换为JK、 D 、 T＇和T触发器 （1） RS触发器→ JK触发器 将JK触发器的特性方程变换为 将该式与RS触发器的特性方程 比较得： 满足RS＝0的约束条件。 （2） RS触发器→ D触发器 将D触发器的特性方程变换为 将该式与RS触发器的特性方程 比较得： 满足RS＝0的约束条件。 （3） RS触发器→ T触发器 将T触发器的特性方程变换为 将该式与RS触发器的特性方程 比较得： 满足RS＝0的约束条件。 （4） RS触发器→ T’触发器 将D触发器的特性方程变换为 将该式与RS触发器的特性方程 比较得： 满足RS＝0的约束条件。 4.6 集成触发器 4.6.1、集成触发器举例 1．TTL主从JK触发器74LS72 特点：（1）有3个J端和3个K端，它们之间是与逻辑关系。 （2）带有直接置0端RD和直接置1端SD，都为低电平有效，不用时应接高电平。 （3）为主从型结构，CP下跳沿触发。 2．高速CMOS边沿D触发器74HC74 特点：（1）单输入端的双D触发器。 （2）它们都带有直接置0端RD和直接置1端SD，为低电平有效。 （3）为CMOS边沿触发器，CP上升沿触发。 例：已知某触发器的真值表，试用JK触发器和少量门实现。 A B Qn＋1 0 0 0 1 1 0 1 1 /Qn 1 Qn 0 解： 电路： 第四章 小 结 一、触发器和门电路一样，也是组成数字电路的基本逻辑单元。它有两个基本特性： 1. 有两个稳定的状态（0 状态和 1 状态）。 2. 在外信号作用下，两个稳定状态可相互转换；没有外信号作用时，保持原状态不变。 因此，触发器具有记忆功能，常用来保存二进制信息。 二、触发器的逻辑功能 指触发器输出的次态 Qn+1 与输出的现态 Qn 及输入 信号之间的逻辑关系。触发器逻辑功能的描述方法主要 有特性表、卡诺图、特性方程、状态转换图和波形图 （时序图）。 二、触发器的分类 1. 根据电路结构不同，触发器可分为 （1）基本触发器：输入信号电平直接控制。 特性方程 （2）同步触发器：时钟电平直接控制。 特性方程 同步 RS 触发器 CP = 1（或 0）时有效 同步 D 触发器 （约束条件） 二、触发器的分类 1. 根据电路结构不同，触发器可分为 （3）主从触发器：主从控制脉冲触发。 CP 下降沿（或上升沿）到来时有效 特性方程 主从 RS 触发器 主从 JK 触发器 （4）边沿触发器：时钟边沿控制。 CP上升沿（或下降沿）时刻有效 特性方程 边沿 D 触发器 边沿 JK 触发器 2. 根据逻辑功能不同，时钟触发器可分为 二、触发器的分类 （1）RS 触发器 （约束条件） （3）D 触发器 （4）T 触发器 （5）T’ 触发器 利用特性方程可实现不同功能触发器间逻辑功能的相互转换。 （2）JK 触发器 * * 3.状态转换图 独立状态——有标号的圈表示 转移方向——现态?次态 转移条件——输入条件 0 1 R=0 S=1 R=0 S=? R=? S=0 R=1 S=0 Qn ? Qn+1 R S 0 0 ? 0 0 1 0 1 1 0 1 0 1 1 0 ? 三要素 使输出全为1 CP R S Q Set Reset CP撤去后 状态