数字电子技术高建第5章时序逻辑电路课件教学.pptVIP

（3）列出寄存器的状态转换表，如表5-16所示。 （4）求出反馈逻辑函数Z的表达式。根据状态表画卡诺图如图5-38，化简得到表达式： （5）若将初态设为011，则电路会在给定的序列脉冲中循环。 （6）画逻辑图，如图5-39所示。 5.3 同步时序逻辑电路设计 时序逻辑电路设计是根据给定的实际问题的要求，用一定的方法求得一个相对比较简单的逻辑电路，该电路能够满足问题的要求。 5．3．1 同步时序逻辑电路的设计步骤 （1）首先根据设计要求，分析给定的实际问题的逻辑关系，确定输入变量、输出变量有几个。电路的原始状态有哪些。按照题意列出电路的状态转换表或画出电路的状态转换图。 （2）将原始状态图化简。原始状态图通常不是最简的，往往可以消去一些多余状态。原始状态化简就是消去多余状态的过程。 （4）选择触发器的类型。触发器的类型选得合适，可以简化电路结构。 （5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的状态方程、输出方程和驱动方程。 （6）根据输出方程和驱动方程画出设计的时序逻辑电路图。 （7）检查电路能否自启动。 （3）状态编码，又称状态分配。根据状态数M确定触发器的数目N。N个触发器共有2N种状态组合，所以必须取： 2N-1＜M≤2N 给每个电路状态规定一组对应二进制代码，称为状态编码。 例5-9 设计一个同步五进制加法计数器 解： （1）根据设计要求设定状态，画出状态转换图。因为是五进制计数器，所以有5个不同的状态，分别用S0、S1、…、S4表示。在计数脉冲CP作用下，五个状态循环出现，在状态为S4时，进位输出CO=1。状态转换图如图5-40所示。 5．3．2 同步时序逻辑电路设计举例 （2）状态化简。五进制计数器的五个状态各自独立，不用化简。 （3）列状态转换编码表，状态分配。由式 可知，N=3应采用3位二进制代码编码。在此选用3位自然二进制加法计数编码，即S0=000、S1=001、…、S4=100。由此可列出状态转换表，如表5-17所示。 （4）选择触发器。本例选用应用比较多的JK触发器。 （5）求各触发器的状态方程、驱动方程和电路的进位输出方程。 首先依据状态转换图画出电路的次态卡诺图，如图5-41所示，3个无效状态101、110、111是无关项。 根据次态卡诺图写出各JK触发器的次态方程与触发器的特性方程比较得到驱动方程如下： 根据状态转换图画出输出函数卡诺图,如图5-42所示。 求得电路的输出方程： （6）画逻辑电路图 根据驱动方程和输出方程，画出五进制计数器的逻辑图如图5-43所示。 画出电路完整的状态图如图5-44所示。 （7）检查能否自启动 将无效状态101、110、111代入状态方程计算可见，在CP脉冲作用下，分别进入有效状态 010、010、100。所以电路 能够自启动。 例5-10 设计一个脉冲序列发生电路，产生脉冲序列是：1010101。 解：（1）根据设计要求设定状态，由电路输出端因为产生的脉冲序列有7个数码，需要有7个状态。在此，设原始状态分别用S0、S1、…、S6表示。状态转换图如图5-45所示。 （2）状态化简。脉冲序列的7个状态各自独立，不用化简。 （3）列状态转换编码表。因为M=7，由式2N-1＜M≤2N 可知，N=3应采用3位二进制代码编码。 在此选用3位代码按自然二进 制加法规律编码，即S0=000、 S1=001、…、S6=110。由此可 列出状态转换表如表5-18所示。 （4）选择触发器。本例选用3个JK触发器。 （5）求各触发器的状态方程、驱动方程和电路的进位输出方程。 首先依据状态转换图画出电路的次态卡诺图如图5-46所示，无效状态111是无关项。 用同样的分析的方法分别求出6种无效状态的次态，画出完整的状态转换图如图5-15所示。在实际工作中，当由于某种原因，使计数器进入无效状态时，能在时钟信号作用下，最终进入有效状态，所以，电路能够自启动。 由状态转换表可见电路功能是十进制计数器。CO是进位输出信号，即每输入10个计数脉冲计数器工作一个循环，并在第10个计数脉冲的下降沿，输出CO送出一个下降沿的进位信号，因此称做十进制计数器。 根据状态转换表或者电路的状态图可以画出如图5-16所示的时序图。 2．集成十进制计数器74LS160和74LS162 增加了三个辅助输入控制端ET、EP、 。 1）异步清零：当 时，不管其他输入端的状态如何，不论有无时钟脉冲CP，计数器输出将被直接置零（Q3Q2QlQ0＝0000），称为异步清零。 2）同步并行预置数：当 时，在输入时钟脉冲CP上升沿的作用下，并行输入端的数据d3d2d1d0被置入计数器的输出端，即Q3Q2QlQ0＝d3d2d