2013_2014_1-数字系统EDA技术试卷1.docVIP

电子科技大学2013-2014学年第 1 学期期 末 考试 卷 课程名称：数字系统EDA技术 考试形式：一页纸开卷 考试日期：2013年 月 日 考试时长：120分钟 课程成绩构成：平时 10 %， 期中 0 %， 实验 30 %， 期末 60 % 本试卷试题由___5__部分构成，共__10___页。 题号 一 二 三 四 五 合计 得分 一、选择题（共20分，共10题，每题2分） 1．下面对于CPLD的结构与工作原理描述正确的是 （ ） A．CPLD是基于查找表结构的可编程逻辑器件 B．CPLD是现场可编程逻辑器件的英文简称 C．CPLD中至少包含了可编程逻辑块，可编程I/O单元和可编程内部连线三种结构 D．CPLD的布线延迟不可预测 2．从可编程逻辑器件的集成度分类，下面哪个器件属于高密度可编程器件？（ ） A．PROM B．PLA C．GAL D．FPGA 3．在EDA软件工具中，能将HDL语言转换为硬件电路的工具软件是（ ） A．仿真器 B．综合器 C．适配器 D．下载器 4．在VHDL程序结构中，描述电路逻辑功能的是 （ ） A．实体 B． 结构体 C． 配置 D． 进程 5. 1987标准的VHDL标识符描述正确的是 （ ） A. 开头必须是英文字母 B. 开头可以使用数字符号 C. 开头可以使用中文 D. 开头可以使用任何字母 6. 以下有关变量与信号描述不正确的是 （ ） A. 变量可以带出进程 B. 变量不能带出进程 C. 信号可以带出进程 D. 信号不能在进程内声明 7. VHDL 文本编辑中编译时出现以下报错信息 Error: VHDL Design File “ Adder4” must contain an entity of the same name，表达意思是（ ） A. 设计文件必须有存放同名文件夹的路经，并将其设定成工程。 B. 应将设计文件名的后缀写成 .tdf 而非 .vhd。 C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。 8. 执行 Quartus II 的 （ ）命令，可以为设计电路建立一个元件符号。 A. compiler B. simulator C. timing analyzer D. create default symbol 9. 以下对进程语句描述正确的是（ ） A. 进程之间的通信通过变量进行； B. 进程内部由并行语句组成； C. 进程是无限循环语句，其循环由敏感信号变化决定，敏感信号为进程的输入信号。 D. 进程中的信号赋值不存在延时，并立即更新。 10. 执行下列语句后 S的值等于（ ） . . . . . . Signal d: std_logic_vector(5 downto 2); Signal s: std_logic_vector (7 donto 0); . . . . . . d=” 1001”; s=(2=d(2), 3=d(3), 4=d(4), 5=d(5); 1=’0’, others=’1’); . . . . . . A. B. C. D. 二、简答题（共15分，共3题，每题5分） 1．简述EDA技术的含义 2. 简述EDA设计流程中仿真的作用，功能仿真与时序仿真有什么区别？ 3、简述本课程实验四的测频原理及频率计系统的工作原理与组成模块 三、程序填空题（共15分，共4题，每空1分） 1、带异步复位的模10计数器( 6分 ) library ieee; use ieee.std_logic_1164.all; use ieee. ; entity cnt