IC和封装的协同设计.pdfVIP

2005年11月 第十四届全国半导体集成电路、硅材料学术会议 珠海 IC和封装的协同设计 刘海南蒋见花周玉梅徐涛 (中国科学院微电子研究所集成电路设计室，北京100029) 摘要：本文主要是在考虑封装引入的对器件电性能和热性能的影响后，在集成电路(IC) 物理设计过程中的解决办法，并总结出IC和封装协同设计的解决方案。 关键词：封装，物理设计，信号完整性，电源完整性 Abstract：Thesolutioninthe ofICiS physicaldesign the ontheelectronicandthermal ofthedevice．The packageimpact performance flowof iS forword． ic—packagecodesignput keywords：package，physicaldesign，signalintegrity，powerintegrity，ic—packge codesign 微电子封装完成了集成电路(Ic)器件的顶层连线互连，对器件的体积、功能、性能、 可靠性质量、成本等都有重要影响，器件成本的40％是用于封装，而器件失效率中超过25 ％的失效因素源自封装u。。同时电子产品的尺寸不断变小，功能越来越多，复杂度上升， 为了满足这些需要，封装技术必须提供更多的引脚数目，同时要减小焊点间距，减小封装 尺寸，导致对整个器件的电性能和热性能的分析变得越来越重要。实际上，封装已成为研 发高性能电子系统的关键环节及制约因素。 本文主要是在考虑由封装引入的对器件的电性能和热性能影响后，在Ic物理设计过 程的解决办法，并总结出IC和封装协同设计的解决方案。 1． 封装对器件电性能的影响及IC物理设计的应对 封装对芯片电性能的影响主要有两个方面，一方面是信号完整性方面的问题，也就 是通常的同步开关噪声影响，另外一方面是封装自身存在的电参数对芯片产生的影响，主 要是对芯片电压降(Irdrop)的影响。 第一个方面可以通过降低芯片封装中的电源／地管脚的电感，比如增加电源／地的管 脚数目，减短引线长度，采用更好的封装等方式来减小封装的影响。 第二个方面，器件的Irdrop可以分为以下三个部分，参考图1： i．封装管脚到压焊块的压降。 ii．压焊块到内部全局电源／地环的压降(IO上的压降)。 iii．内部全局电源／地环到标准单元或宏单元块的压降(芯片内部压降)。 芯片内部的压降优化是在芯片的物理设计中进行的，压焊块到电源环的压降由I／O的 ．压降决定，管脚到压焊块的压降由管脚到引脚的压降和引脚到压焊块的压降两部分组成。 管脚到引脚的压降主要由具体的封装形式决定。对于选定的封装形式，其管腔大小，电源 ／地和信号线的设计都是固化的，这些和芯片的尺寸与压焊点的排布共同决定了压焊点到 引脚的压焊丝长度，对于较高频率的应用，该长度对寄生电感的大小有着非常明显的影响。 可以通过选择管腔大小与芯片大小尽可能一致的封装形式，来减小压焊丝长度，从而减小 这部分带来的寄生效应和自身电阻大小，以减小引脚到压焊块的压降。 ．．340．． 2005年11月 第十四届全国半导体集成电路、硅材料学术会议 珠海 e≮ 00d00000，b000 oooooooooooo