数电课件ch046用VerilogHDL描述组合逻辑电路.pptVIP

* 4.6 用VerilogHDL描述组合逻辑电路 4.6.1 组合逻辑电路的门级建模 4.6.2 组合逻辑电路的数据流建模 4.6.3 组合逻辑电路的行为级建模 4.6 用VerilogHDL描述组合逻辑电路 用VerilogHDL描述组合逻辑电路有三种不同抽象级别：组合逻辑电路的门级描述、组合逻辑电路的数据流描述、组合逻辑电路的行为级描述。 VerilogHDL描述的电路就是该电路的VerilogHDL模型。 行为描述方式： 一般使用下述语句描述，可以对组合、时序逻辑电路建模。 1）initial 语句 2）always 语句 数据流描述方式： 一般使用assign语句描述，主要用于对组合逻辑电路建模。 门级描述： 一般使用Primitive（内部元件）、自定义的下层模块对电路描述。主要用于层次化设计中。 end 基本门级元件模型 控制信号低电平有效的 三态反相器 notif0 控制信号低电平有效的三态缓冲器 bufif0 控制信号高电平有效的 三态反相器 notif1 控制信号高电平有效的三态缓冲器 bufif1 多输出端的反相器 not 多输出端的缓冲器 buf 多输入端的异或非门 xnor 多输入端的异或门 xor 多输入端的或非门 nor 多输入端的或门 or 多输入端的与非门 nand 多输入端的与门 and 功能说明 元件符号 功能说明 元件符号 多输入门 多输出门 三态门 4.6.1 组合逻辑电路的门级建模 门级建模:将逻辑电路图用HDL规定的文本语言表示出来。 Verilog 基本门级元件 and n-input AND gate nand n-input NAND gate or n-input OR gate nor n-input NOR gate xor n-input exclusive OR gate xnor n-input exclusive NOR gate buf n-output buffer not n-output inverter bufif0 tri-state buffer; Io enable bufif1 tri-state buffer; hi enable notif0 tri-state inverter; Io enable notif1 tri-state inverter; hi enable 1、多输入门 只允许有一个输出，但可以有多个输入。 and A1（out，in1，in2，in3）； 输 入 2 x x x 1 z x x x 1 x x x 0 1 1 1 1 1 1 0 z x 1 0 输入1 nand nand真值表 X- 不确定状态 Z- 高阻态 and真值表 x 0 z x 0 x x 1 0 1 0 0 0 0 0 z X 1 0 输入1 and 输 入 2 x x x x x 调用名 X X 1 X Z X X 1 X X 1 1 1 1 1 X X 1 0 0 Z X 1 0 输入1 or 输 入 2 or真值表 输 入 2 X X X X Z X X X X X X X 0 1 1 X X 1 0 0 Z X 1 0 输入1 xor xor真值表 2、多输出门 允许有多个输出，但只有一个输入。 not N1（out1，out2，…，in）； x x 1 0 z x 1 0 输 入 buf 输 出 buf真值表 输 出 x x 0 1 z x 1 0 输 入 not not真值表 buf B1（out1，out2，…，in）； out1 in out2 outN … out1 in out2 outN … bufif1真值表 x x x z z x x x z x 1/z 1/z 1 z 1 0/z 0/z 0 z 0 z x 1 0 控制输入 bufif1 数 据 输 入 x x x z z x x x z x 0/z 0/z 0 z 1 1/z 1/z 1 0 z z