并行语句EDA课件讲解.ppt

第6章 并行语句 VHDL语句中,最具硬件特色 在结构体中的执行是同时进行的，即并行运行的， 其 执行方式与书写的顺序无关。 执行中，并行语句之间可以有信息往来,也可以没有. COUNT4 data1(4..0) data2(4..0) c i-1 4 位 加 法 器 c i Sum(4..0) clk data(3..0) dout(3..0) COUNT4 data1(4..0) data2(4..0) c i-1 4 位 加 法 器 Sum(4..0) data(4..0) dout(4..0) COUNT4 data1(4..0) data2(4..0) c i-1 4 位 加 法 器 c i clk dout(4..0) 并行信号赋值语句 进程语句 块倍句 条件信号赋值语句 元件例化语句 生成语句 并行过程调用语句 并行语句与顺序语句并不是相互对立的语句,它们相互包含，互为依存，它们是一个矛盾的统一体。 6.1 进程语句 进程语句是VHDL程序中使用最频繁和最能体现VHDL特点的一种语句 原因: 并行行为和顺序行为的双重性 综合后的进程语句所对应的硬件逻辑模块工作方式可以是组 合逻辑方式的，也可以是时序逻辑方式的。 例.优先8-3编码电路(IF语句例5-10) library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity h03 is port( d : in std_logic_vector(7 downto 0); q : out std_logic_vector(2 downto 0)); end h03;? architecture rtl of h03 is signal qn:std_logic_vector(2 downto 0); begin process(d) begin case d is whenqn=000; whenqn=001; whenqn=010; whenqn=011; whenqn=100; whenqn=101; whenqn=110; whenqn=111; when others= qn=qn; end case; end process; q=qn; end rtl; 例.8-3编码器 (case语句) LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY CNT10 IS PORT(CLR： IN STD_LOGIC； IN1：IN STD_LOGIC_VECTOR(3 DOWNTO 0)； OUT1：OUT STD_LOGIC_VECTOR(3 DOWNTO 0))； END ENTITY CNT10； ARCHITECTURE ART OF CNT10 IS BEGIN PROCESS (IN1，CLR) IS BEGIN IF (CLR= ‘1’ OR IN1= 1001) THEN OUT1=0000； ELSE OUT1=IN1+1； ENG IF; END PROCESS； END ARCHITECTURE ART； LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY CNT10 IS PORT(CLR：IN STD_LOGIC； CLK：IN STD_LOGIC； CNT： BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))； END ENTITY CNT10； ARCHITECTURE ART OF CNT10 IS BEGIN PROCESS IS BEGIN WAIT UNTIL CLKEVENT AND CLK = ‘1’； IF (CLR= ‘1’OR CNT=9) THEN CNT=0000； ELS