第四章时序逻辑电路讲解.pptx

第四章 时序逻辑电路 4.1 锁存器 4.2 触发器 4.4 同步时序逻辑电路的分析 4.3 时序逻辑电路概述 4.5 同步时序逻辑电路的设计 4.6 异步时序逻辑电路的分析 4.7 常用时序逻辑电路模块 基本SR锁存器 钟控D锁存器 钟控SR锁存器 4.1 锁存器 1.双稳态电路（Bistate Elements） 问题：由于电路没有输入，无法控制或改变它的状态。 电路有两个稳定工作状态： 4.1.1 基本SR锁存器 4.1.1 基本SR锁存器 不 变 2.由或非门构成的基本SR锁存器 (1)电路结构和逻辑符号 S 、 R称为触发脉冲输入端， S为置位（Set）端，R为复位（Reset）端。 逻 辑 符 号 电 路 图 4.1.1 基本SR锁存器 (2)输入和输出的关系 4.1.1 基本SR锁存器 00 对于由或非门构成的基本SR锁存器采用正脉冲触发。 10 00 10 00 10 00 4.1.1 基本SR锁存器 4.1.1 基本SR锁存器 3.由与非门构成的基本SR锁存器 (1)电路结构和符号 (2)输入输出关系 4.1.1 基本SR锁存器 4.锁存器的状态 (1) 0态、1态、非正常态 (2)现态和次态 现态（Present State）：锁存器在接收信号之前所处的状态，用Qn表示； 次态（Next State）：锁存器在接收信号之后建立的新的稳定状态，用Qn+1表示。 4.1.1 基本SR锁存器 (3) 基本SR锁存器的状态特性表： S R Qn Qn+1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 1 0 0 1 1 ? ? （约束条件） 4.1.1 基本SR锁存器 5.基本SR锁存器的应用 (1)作为存储单元，可存储1位二进制信息。 (2)其它功能触发器的基本组成部分。 (3)构成单脉冲发生器 窄脉冲 以下电路无法产生单脉冲： 4.1.1 基本SR锁存器 由基本SR锁存器构成的单脉冲发生电路： 每按动开关一次，只输出一个脉冲。 基本SR锁存器 4.1.1 基本SR锁存器 Q CP=0：基本SR锁存器输入端均为1，状态保持不变 1.电路结构和逻辑符号 基本SR 锁存器 时钟脉冲 CP=1： S 、 R通过与非门作用于基本SR锁存器 4.1.2 钟控SR锁存器 2.逻辑功能 S R Qn Qn+1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 1 0 0 1 1 ? ? （约束条件） 4.1.2 钟控SR锁存器 3. 基本SR锁存器与钟控SR锁存器的区别 （a）基本SR锁存器输出波形 （b）钟控SR锁存器输出波形 结论：钟控SR锁存器只在CP高电平期间接收输入信号，基本SR锁存器任何时候均能接收输入信号。 4.1.2 钟控SR锁存器 3.特性表 D Qn Qn+1 0 0 0 1 1 0 1 1 0 0 1 1 1.电路结构和逻辑符号 2.特性方程 4.1.3 钟控D锁存器 4.1.3 钟控D锁存器 【例】在钟控D锁存器输入如图所示的CP和D波形，试画出输出波形。假设锁存器初始状态为0。 “透明”锁存器（Transparent Latch） library IEEE； use IEEE.std_logic_1164.all； entity DLATCH is port（D，Cl：in std_logic； Q：out std_logic）； end DLATCH； architecture one of DLATCH is begin process（Cl，D） begin if C1 =‘1’ then Q =D； end if； end process； End one； “d”锁存器 （Transparent Latch） 74HC573的逻辑图 当LE=1时，输出Q跟随输入D变化， 当LE=0时，输出Q保持不变 4.1.5 集成三态输出八D锁存器 5种不同功能的触发器 D触发器 SR触发器 JK触发器 T触发器 T’触发器