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4-10为什么双斜积分式数字电压表第一次积分时间（T1）都选用为市电频率的整数N倍？N数的大小是否有一定限制？如果当地市电频率降低了，给测量结果将带来什么影响？ 解：（1）定时积分时间 选取整数N1，不但可以用计数时间表示正向积分时间，而且技术溢出信号可用来控制开关S1的切换，同时在溢出的瞬间计数器正好被清零，便于下一阶段计数。抑制工频干扰，提高抗干扰能力。 （2）N的大小不宜过低。 （3）无影响 双斜积分式测量结果仅与两次计数值的比值和参考电压有关。所以对测量结果无影响。 当频率f降低时，T0升高，T1，T2不变，N1和N2同时降低，比值不变。 答案二：如果市电频率降低，周期变长，串模干扰开始影响测量结果，同时影响积分结果，给测量结果带来误差 4-12双斜积分式DVM，基准电压Ur=10V，设积分时间T1=1ms，时钟频率fc=10MHz，DVM显示T2时间计数值N=5600，问被测电压Ux=？ 解： 4-14为什么不能用普通峰值检波式、均值检波式和有效值电压表测量占空比t/T很小的脉冲电压？测量脉冲电压常用什么方法？ 答： 波峰因数越高说明电压表能够同时测量高的峰值和低的有效值。较高的波峰也意味着有更多的谐波，这对电压表的带宽是不利的。 对于占空比t/T很小的脉冲电压，波峰因数很大，谐波数量多，故不能用普通峰值检波式、均值检波式和有效值电压表测量。 通常采用脉冲保持型或补偿式脉冲电压表进行测量。 第五章 习题 5-4 某二阶锁相环路的输出频率为100kHz，该环路的捕捉带宽±△f=±10kHz。在锁定的情况下，若输入该环路的基准频率由于某种原因变化为110kHz，此时环路还能否保持锁定？为什么？ 解：因为±Δf=±10kHz ，二阶环路的同步带宽大于捕捉带宽，所以环路能保持锁定。 5-5 如下图所示，令f1=1MHz，n=1～10（以1步进），m=1～100（以10步进），求f2的表达式及其频率范围。 f1 f2 1/n PD LPF VCO 1/m 解：环路锁定时有 的范围是1MHz~100kHz f2 的范围是100Khz~100MHz 5-6 如下图所示，令f1=1MHz，f2=0～10kHz（以1kHz步进），f3=0～100kHz（以10 kHz步进），求f4的频率变化范围。（提示：低通滤波器F1、F2分别滤出混频器M1、M2的差频） f1 f4 PD LPF VCO M (-) f2 f3 F2 M (-) F1 当环路锁定时鉴相器两输入频率相等F1=f1。又知 F2=f4-f3,F1=F2-f2,故得 的范围是: 1MHz—1.11MHz 5-7 在DDFS中，直接将相位累加器的最高位输出将得到何种波形，其输出频率有何特点？如果直接将相位累加器的地址当做DAC的输入，将得到何种波形? 如何通过DDFS得到三角波？ 解：①直接将累加器的最高位输出将得到方波，其频率满足： 其中fc是时钟频率，N为累加器的位数 ②如果直接将相位累加器的地址当做DAC的输入，将得到递增的阶梯波（锯齿波）。 ③三角波：将相位累加器的地址输出到一个可编程逻辑器件，当地址在0-2E(N-1)之间时直接输出，大于2E(N-1)时，输出2E N-x. 5-8 为什么DDFS的输出中会存在较大的杂散？降低杂散有哪些技术措施？ 解： DDFS的输出中存在杂散是不可避免的，其来源有三：相位截断、幅度量化误差、DAC非线性特性。 抑制方法：⑴增大波形存储器的容量，从而增加P值。⑵直接采用杂散消减技术，减少DDFS输出正弦波杂散：①正弦查找表压缩算法②优化设计相位累加器③随机扰动技术。 第六章 习题 6-3 被测信号如下图所示，扫描正程ts＞T。当选择单次触发时，在不同触发电平a、b下，画出正、负极性触发两种情况下模拟示波器屏幕上的波形。 a b T 6-4 一个受正弦调制电压调制的调幅波v加到示波管的垂直偏转板，而同时又把这个正弦调制电压加到水平偏转板，试画出屏幕上显示的图形，如何从这个图形求这个调幅波的调幅系数。 可见，在屏幕上可以看到一个“发光”的梯形图形，这是由于梯形包络内的载频信号波形太密而且不同步的缘故。 根据调幅度的定义： 对应梯形图形的尺寸，不难得到： 6-6 有两路周期相同的脉冲信号V1和V2，如下图所示，若只有一台单踪模拟示波器，如何用它测V1和V2前沿间的距离？ t 0 0 V1 t V2 解：可用V1脉冲触发，观测V2脉冲，即将V1脉冲送“脉发输入”端，“触发选择”置于“外+”，V2脉冲送“y输入端”。时间关系与屏幕显示如下图： 第二章 习题 2-1 某被测电压的实际值在10