2014数字逻辑与数字电路复习重点.ppt

第三节 Verilog HDL的行为描述模块 一.行为描述 逻辑电路的结构描述侧重于表示一个电路由哪些基本元件组成，以及这些基本元件的相互连接关系。 逻辑电路的数据流描述侧重于逻辑表达式以及Verilog HDL中运算符的灵活运用。 行为描述关注逻辑电路输入、输出的因果关系（行为特性），即在何种输入条件下，产生何种输出（操作），并不关心电路的内部结构。EDA的综合工具能自动将行为描述转换成电路结构，形成网表文件。 显然，当电路的规模较大或时序关系较复杂时，通常采用行为描述方式进行设计。 二. Verilog HDL行为描述模块的设计模型 Verilog 行为描述模块基本结构 module 模块名 （端口列表）; 端口定义 input 输入端口 output 输出端口 数据类型说明 reg parameter 逻辑功能定义 always @(敏感事件列表) begin 阻塞、非阻塞、if-else、case、for等行为语句 end endmodule 三.行为描述中的 always进程 应用模板 always @ ( 敏感信号表达式 ) begin //过程赋值语句 //if-else, case, casex, casez选择语句 //for循环语句 end 一般情况下，always进程带有触发条件，这些触发条件列在敏感信号表达式中，只有当触发条件满足时，begin-end块语句才被执行。 在一个Verilog HDL模块中可以有多个always进程，它们是并发执行的。 module ff_1(A,B,C,D,F); input A,B,C,D; output F; wire w1,w2; assign w1=AB; assign w2=~(CD); assign F=w1|w2; endmodule module ff_1(A,B,C,D,F); input A,B,C,D; output F; reg F, w1,w2; always @(A or B or C or D) begin w1=AB; w2=~(CD); F=w1|w2; end endmodule 行为描述 串行块只应用在 always进程中： 多条语句； 顺序执行。 5.5.2 三人表决电路的语句表述方式 5.5.3 Verilog对广义译码器的其它表述方式 1. 文字表达方式的多路选择器设计 * * 画逻辑图 G R 1 Z Y A0 A1 D0 D1 D2 D3 A A1 =A， A0=G D0=R，D1=D2=R，D3=1 * * 练习2： 试用4选l数据选择器实现的交通信号灯监视电路。 4选1的函数形式为： 将Z变换为Y的表示形式，即： 令R?A1，A ? A0，有： 如果 D0=G，D1=G，D2=G，D3=1 A1 =R， A0=A Z=Y 解2： * * 画逻辑图 4 选 1 D3 D2 D1 D0 Y A1 A0 R A G 1 Z D0=G，D1=G，D2=G，D3=1 A1 =R， A0=A * * 2. 用n位地址输入的数据选择器，可以产生任何一种输入变量数不大于n+1的组合逻辑函数。 3. 设计时可以采用函数式比较法。控制端作为输入端，数据输入端可以综合为一个输入端(实现n+1个变量的函数）。 *用数据选择器设计逻辑电路小结 1. 若要产生单输出逻辑函数时, 可先考虑数据选择器。 GND 图4-34 用74LS138构成1路-8路数据分配器电路 VCC 3:8 DECODER A B C G1 G2AN G2BN Y1N Y2N Y3N Y4N Y5N Y6N Y7N 数据分配器 74138 Y0N inst 地址选择 数据输入 D 数据输出 Y … 当A2A1A0=001时， 当A2A1A0=010时， A0A1A2 并行进位加法器 第5章 组合电路的自动化设计与分析 Verilog 模块基本结构 module 模块名 （端口列表）; 端口定义 input 输入端口 output 输出端口 …… 数据类型说明 wire reg parameter …… 逻辑功能定义 assign always 语言内置门元件调用 … en