计算机组成原理第3章_内部存储器技术报告.ppt

3.5.2 多模块交叉存储器 多模块交叉存储器采用时间并行技术。 存储器的模块化组织方式 顺序方式 优点：通过直接增添模块来扩充存储器容量； 缺点：各模块串行工作，存储器的带宽受到了限制。 交叉方式 优点：块数据传送时，可大大提高存储器的带宽； 缺点：模块间的依赖性强，且不易进行存储器的容量扩充。 * * 多模块交叉存储器——顺序方式 每个模块中的单元地址是连续的； 某个模块进行存取时，其他模块不工作； 存储单元地址 高位——模块号； 低位——模块内的字号； * * 多模块交叉存储器——交叉方式 连续地址分布在相邻的不同模块内。 各模块可以实现多模块流水式并行存取； 存储单元地址 低位——模块号； 高位——模块内的字号； * * 3.5.2 多模块交叉存储器 CPU对多模块的同时访问 CPU访问连续存储空间； 各模块有自己的读写控制电路、地址寄存器和数据寄存器。 二模块交叉存储器 A23—A21用于存储体的选择， A20—A3的18位地址用于模块中256K个存储字的选择。A2用于模块选择 ，连续的存储字交错分布在两个模块上，偶地址在模块0，奇地址在模块1。BE3-BE0是字节允许信号，与CAS3-CAS0相对应。 * * * * 设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位, 总线传送周期τ=50ns。问顺序存储器和交叉存储器的带宽各是多少？ 顺序存储器和交叉存储器连续读出m=4个字的数据信息量为 q=4×64=256位 顺序存储器所需要的时间为 t1=m×T=4×200ns=800ns=8×10-7s 故顺序存储器的带宽为 W1=q/t1=256/(8×10-7)=32×107[bit/s] 交叉存储器所需要的时间为 t2= T+ (m-1)×τ=200ns + (4 -1) ×50ns= 350ns =3.5×10-7s 故交叉存储器的带宽为 W1=q/t1=256/(3.5×10-7)=73×107[bit/s] * * 3.6? cache存储器 3.6.1? cache基本原理 3.6.2 主存与cache的地址映射 3.6.3 替换策略? 3.6.4? cache的写操作策略 * * 3.6.1 cache基本原理 1、Cache的功能 Cache的作用 使用Cache的依据 在一段时间内，CPU所执行的程序和访问的数据大部分都在某一段地址范围内，而该段范围外的地址访问很少； * * 结构模块化 CPU访问cache或主存时，以字为单位； Cache和主存交换信息时，以块为单位，一次读入主存的一块内容； 每块由若干个字组成； Cache的每行都设置有标记，CPU访问程序或数据时，先访问标记 。 此结构全部由硬件实现； Cache对程序员是透明的，即程序员不必知道是否存在Cache。 2、Cache的基本原理 * * * * cache的基本构成 存储体 基本单位为字，若干个字构成一个数据块（行）； 地址映射变换机构 用于将主存地址变换为Cache地址，以利用CPU发送的主存地址访问Cache； 替换机构 更新Cache中数据时使用的机制； 相联存储器 Cache的块表，快速指示所要访问的信息是否在Cache中； 读写控制 * * CPU发出有效的主存地址 经地址变换机构，变换为可能的Cache地址； 查找块表，判断所要访问的信息是否在Cache中； 若在，则CPU直接读取Cache获取数据； 若不在，则CPU访问主存，并判断Cache是否满； 若Cache未满，将该数据所在块从主存中调入Cache； 若Cache已满，使用某种替换机制，使当前数据块替换掉Cache中的某些块。 Cache的读操作 * * CPU发出有效的主存地址 经地址变换机构，变换为可能的Cache地址； 查找对应的相联存储器，判断所要访问的信息是否在Cache中； 若不在，则使CPU直接写主存数据； 若在，则使用某种写策略将数据写入Cache。 cache的写操作 * * 命中率是指CPU要访问的信息在cache中的比率； 失效率＝1- 命中率 影响命中率的主要因素 Cache 容量：过小时，局部信息装不完，命中率低。 过大时，对提高效率不明显，且成本高。 Cache中块的大小： 一般用一个主存周期所能调出的单元数（字或字节）作为一个块大小。 cache的命中率 一般95% 命中率h＝ 访问信息在Cache中的次数 访问总次数 ×100% * * 主存系统的平均访问时间及效率 Cache/主存系统的平均访问时间ta为 设r = tm/tc，则系统的访