基于veriloghdl的異步FIFO设计稿毕业设计稿.docVIP

题 目 基于verilog hdl的异步FIFO设计 学生姓名 薛博阳 学号 1113014175 所在学院 物理与电信工程学院 专业班级 电子1105 指导教师 吴燕 __ ____ __ 完成地点 博远楼实验室 年 月 日 基于Verilog HDL的异步FIFO设计与实现 摘 要 在现代IC设计中，特别是在模块与外围芯片的通信设计中，多时钟域的情况不可避免。当数据从一个时钟域传递到另一个域，并且目标时钟域与源时钟域不相关时，这些域中的动作是不相关的，从而消除了同步操作的可能性，并使系统重复地进入亚稳定状态，造成系统时钟时序上的紊乱。为了有效的解决这个问题，我们采用一种异步FIFO（先进先 出）存储器来实现。本文提出一种新颖的异步FIFO设计方案，它通过先比较读写地址并结合象限检测法产生异步的空/满标志，再把异步的空/满标志同步到相应的时钟域。通过仿真验证，该方法是稳定有效的。 关键词：异步；FIFO；亚稳态；格雷码；结绳法 Design and accomplish asynchronous FIFO based on Verilog HDL Abstract In modern IC design, particularly in the communications module and peripheral chip design, multiple clock domains of the inevitable. When data passes from one clock domain to another domain, and the target clock domains are not associated with the source clock domain, these domains are not related movements, thus eliminating the possibility of simultaneous operation and allows the system to enter the sub-repeat steady-state, causing disorder on the system clock timing. In order to effectively solve this problem, we use a asynchronous FIFO (FIFO) memory to achieve. This paper proposes a novel asynchronous FIFO design, which compared reading and writing through the first address and generate an asynchronous combination of quadrant detection empty / full flag, then asynchronous empty / full flag synchronized to the corresponding clock domain. The simulation results that the method is stable and effective. Key Words: asynchronous; FIFO; metastable state; Gray code; tie knots France 目 录 1 引言 1 1.1 FIFO研究意义 1 1.2 生产需求状况 1 1.3 存储器外发展状况 2 1.4 FIFO设计技术简介 4 1.4.1 基