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0_1475906628955_实例_计数器.ppt
设计实例 计数器 目的 通过本次实验,达成以下目标 了解基于FPGA的数字电路开发流程 学习基本的Verilog语法 学会使用ISE 了解LED灯、7段数码管、4位数码管的工作原理 开发板可用外设 50MHz时钟(Nexys2) 复位按键,按下为低电平 拨动开关,可输入0或1 共阳极4位数码管 要求设计一个计数器 拨动开关控制计数方式(递增or递减) 每0.5s计数一次(加1or减1) 计数范围:0~9,复位后从5开始 结果显示在4位数码管最低位(高3位不显示) sel1 sel2 sel3 sel4 a b c d e f g h p79 p78 p75 p74 p67 p64 p58 p61 p62 p66 p57 p59 p13 p14 p15 XC6SLX4-TQG144 LED灯即为发光二极管,PN两极的电压差达到0.7V以上即可发光,电流越大,发光越强 7段数码管实际上就是将7个LED并联起来(分共阴极和共阳极两种) 四位数码管就是将4个7段数码管并联起来 clk rst_n 0.5s心跳 每0.5s输出一次高电平 cnt_type 计数方式:1为递增,0为递减 50MHz 低有效 cnt_data 4 sel data 4 8 50MHz至2Hz降频 计数模块 译码模块 模块划分 top.v div.v cnt.v code.v cnt_en 编码 div.v 编码 cnt.v 对于时序逻辑电路,always敏感变量列表中只能有两个信号:时钟、复位 时钟信号不同于一般的信号,它只能由外部时钟管脚或者专用的时钟管理单元产生,切忌使用某个分频信号来充当时钟 编码 code.v 对于共阳极数码管,低电平对应位的灯亮,高电平对应位的灯灭 编码 top.v 管脚分配 完成Verilog代码的编写之后,就可以建立ISE工程了 选择与开发板相对应的FPGA芯片,将前面的4个verilog文件加入工程 根据开发板的实际连接关系分配FPGA管脚 编译、综合、实现、生成bit文件 下载验证 在此设计中,我们的计数范围为0~9,因此只用4位数码管中的一个即可,但是如果要显示的数据比较大,需要更多位的数码管显示,怎么办? 时分复用
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