DSD13秋03初识VHDL语言.pptVIP

2008-5-14 DSD_03 初识VHDL语言 初识VHDL语言 本讲重点 Entity、Architecture、 Port Behavior 行为 DataFlow数据流 Structure 结构 描述层次的示例 域与建模(描述)层次 典型综合流程 Typical Synthesis Design Flow What is VHDL 是硬件描述语言的工业标准 industry standard 使用语言代替图形来描述硬件description the hardware in language instead of graphic 易于修改easy to modify 易于维护easy to maintain 非常适合于描述very good for 复杂组合逻辑complex combinational logic BCD到 7 段译码器7 Segment converter 地址译码address decoding 状态机state machine more than you want…….. 数字系统建模 Modeling Digital Systems VHDL is for coding编码 models of a digital system... Reasons for modeling requirements specification documentation testing using simulation formal verification Synthesis 指定类型 class assignments 指定类型 Goal most ‘reliable’ design process, with minimum cost and time avoid design errors! VHDL基本概念Basic VHDL Concepts Interfaces -- i.e. ports Behavior 行为 Structure 结构 Test Benches 试验/测试工作台 Analysis, simulation 分析，仿真 Synthesis 综合 VHDL 标准意味着什么?? 用VHDL来描述 describe 输入端口（Inputs port） 输出端口（Outputs port） 电路的功能和行为behavior and functions of the circuits VHDL与其他HDL比较 VHDL作用 document circuits 包括系统行为级、寄存器传输级和逻辑门级多个设计层次；支持结构、数据流、行为三种描述形式的混合描述 simulate circuits 可以完成测试、仿真等任务的描述 synthesize design descriptions 可以完成综合约束等任务的描述 覆盖了以往各种硬件描述语言的功能 整个自顶向下或自底向上的电路设计过程都可以完成 VHDL Design Descriptions VHDL design descriptions consist of an ENTITY declaration and an ARCHITECTURE body The ENTITY declaration describes the design I/O 实体说明规定了设计单元的输入输出接口信号和引脚 The ARCHITECTURE body describes the content or function of the design 构造体部分定义了设计单元的具体构造和操作（行为） Every architecture needs an entity so it is common to refer to them together as an ENTITY/ARCHITECTURE PAIR 每个构造体需要一个实体 Example Entity/Architecture Pair:A 2-Input And Function ENTITY and2 IS PORT ( a,b : IN std_logic; f: OUT std_logic); END and2; ARCHITECTURE behavioral OF and2 IS BEGIN f = a AND b; END behavioral; VHDL –固有语法 goofy syntax to know.. Omit entity at end of entity declaration Omit architecture at end of architecture body Omi